摘要： lfsr 与上层模块之间的关系 lfsr是一个参数化的组合逻辑并行 LFSR/CRC 模块，支持在单周期内并行处理 DATA_WIDTH 位数据 万兆以太网帧结构以及校验机制如下 而如果我们把FCS也放入CRC校验时，会得到固定结果 下面则是不同情况下crc的固定值，crc_valid[7]代表从M 阅读全文

摘要： axis_xgmii_rx_64 开源链接 https://github.com/alexforencich/verilog-ethernet 与上层模块的例化关系。 axis_xgmii_rx_64模块有一点复杂，逻辑功能上容易理解，就是从xgmii_rxd和xgmii_rxc中解出我们需要的数据 阅读全文

摘要： eth_mac_10g_fifo 开源链接 https://github.com/alexforencich/verilog-ethernet 这里给出了上层fpga_core模块里eth_mac_10g_fifo的例化和eth_mac_10g_fifo的实际情况，具体例化的参数用箭头标出。 par 阅读全文

摘要： 万兆以太网udp学习（一） https://github.com/alexforencich/verilog-ethernet 链接在上面，这里我们学习ZCU106的例程 顶层，简单概括就是，逻辑时钟125MHz，逻辑复位，外部按键，输出指示灯，串口，高速收发器，高速收发器参考时钟，以及两个固定为1 阅读全文

摘要： AD9434BCPZ-500 https://item.szlcsc.com/529326.html?lcsc_vid=QQBdVQZfE1cKAVRfTlBfBFJVQgRWVwUHQQBXXwVWQ1QxVlNTQ1RbUlRRRVJcVTsOAxUeFF5JWAIASQYPGQZABAsLWA 阅读全文

摘要： CDCM61002 https://item.szlcsc.com/542872.html?lcsc_vid=QQBdVQZfE1cKAVRfTlBfBFJVQgRWVwUHQQBXXwVWQ1QxVlNTQ1RbVlVUQVBYVDsOAxUeFF5JWAIASQYPGQZABAsLWA%3D%3 阅读全文

摘要： USB3.0 USB3320_QFN32 数据手册网址https://ww1.microchip.com/downloads/en/DeviceDoc/00001792E.pdf，这里仅记录一些关键的地方，详细信息参考数据手册，后续有时间继续补充。 官方参考电路 内部电路情况 引脚位置 引脚功能说明 阅读全文

摘要： 一种同时实现多次采样并减少CPU中断触发次数的方法 背景：我要实现多路AD采样，采样点数多的同时采样次数也需要很多，如果每个AD对应的DMA在传输完成后都触发一次中断，那对于CPU的负荷会比较大，由于需求特殊，故寻找一种能够实现一次总采样只触发一次中断的方法。这个紧跟上一篇随笔，这里引一下：http 阅读全文

摘要： 一种在block design中，使用dma+fifo+触发模块的采集模式记录 这个方式其实比较麻烦，但是确实是可用的，简单来讲，就是用普通FIFO代替了stream fifo 来实现稳定，大容量的dma传输（代码在最后面），这边做下记录（实际最好还是用stream fifo），不过还是建议使用我另 阅读全文

摘要： Petalinux 构建 Qt 和 OpenCV 交叉编译开发环境 事先声明，该随笔是根据原子 Linux 开发指南实操后记录，省去了大部分不重要的内容，不过还是建议完整的读完所有的内容后，再看省略后的内容，内容上只是crtl+CV的结果，建议看正点原子P15的完整内容。 定制根文件系统 rootf 阅读全文