摘要： 使用多路DMA进行数据传输 DMA的设置 FIFO的设置，第二页默认 这里特别注意，fifo的复位一定要来自DMA的复位out，这个示例里使用全局复位影响不大，但其他有些情况下会带来问题 DMA读时钟100MHz FIFO写时钟250MHz，模拟高速ADC数据产生 同样的的情况，模拟四路数据传输，模 阅读全文

摘要： 该部分是配合DMA的写通道来仿真并确定实际使用过程中的带AXI4-stream接口的自定义IP核代码。 第一部分有提到，原example design在axi交换的时候存在两个问题。 第一是从机的tready信号一定要先于主机的valid信号。 第二是包传输的时候，存在tlast信号未被正确识别的问 阅读全文

摘要： 该随笔是在使用XLINX自定义IP核的功能中所记录，内容包含了如何自定义IP核，以及如何在XLINX的官方代码基础上进行修改，达到符合我们需求的目的。 背景如下，自定义IP核是为了在使用block design时，将rtl代码能够用图形化的方式加入到整个block design中从而能够更方便的使用 阅读全文

摘要： 官方文档如下https://byu-cpe.github.io/ecen330/media/interrupts/pg099-axi-intc.pdf 介绍如下，简单来讲，这是一个将多个外部中断合并为一个中断输出的IP核，存储有中断向量地址、检查、启用和确认中断的寄存器并可以通过AXI4 Lite接 阅读全文

摘要： 本随笔是参考如下等人的分享并在个人理解上学习LWIP协议栈和xczu15eg的记录。 https://blog.csdn.net/little_soldier/article/details/122851442?spm=1001.2101.3001.6650.8&utm_medium=distrib 阅读全文

摘要： 该随笔参考了正点原子P15开发板 MPSoC-P15之嵌入式VITIS开发指南V1.0第二十一章 AXI DMA 环路测试的教程。 这里贴出网址http://www.openedv.com/docs/boards/fpga/MPSoC_P15.html。 硬件的配置过程这里不再展示，大家板卡情况不同 阅读全文

摘要： 首先这是PL端的DDR4芯片，型号为MT40A256M16GE-075E，256Mx16，即512MB，由于不能上传附件，所以PDF还请大家自行上网搜索下载。 DDR4参数的获取参考了以下两个CSDN的博客。 https://ztzhang.blog.csdn.net/article/details 阅读全文

摘要： 第一种配置方法如下。按最高2666MHz配置，这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 第二种配置方法如下。按2400MHz配置（需要换芯片型号），这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 这边是输入时钟设置及输出时钟设置。我这边输入是差分时钟，且不需要再要其 阅读全文

摘要： 模块背景描述: 数据来自于4个1G采样率，分辨率14bit的ADC，由于缓存需要时间，所以利用AXI4-Stream Data FIFO IP核完善数据流的传输过程，由于并非实时传输，有触发信号触发缓存，故fifo深度为4096，只存储4000个数据，数据位宽为64。 该随笔中FIFO深度为32，位 阅读全文

摘要： IP核具体设置如下,数据宽度64bit，深度32，启用了包传输。 打开Example Design 三个IP核和两个AXI读写模块。 clk_wiz_0是mmcm IP核，提供工作时钟，proc_sys_reset_0是系统复位 IP核，提供复位信号，axis_data_fifo是本次的仿真IP 核 阅读全文