VerweileDoch

摘要： 0.多看UG953,949，903 1.进入PLL/MMCM/PHASER的信号不需要做约束； 2.管脚上进来的时钟要做主时钟约束，出去的信号要做衍生时钟约束；Recommended: Define all primary clocks first. They are needed for defi 阅读全文

摘要： set_multicycle_path –from $from_list –to $to_list <N>（N默认为1） set_multicycle_path –from $from_list –to $to_list –hold <N-1> 深入讲解set_multicycle_path多周期约 阅读全文

摘要： 前置条件： DDR模式 LR RISE:1.9-2.1 FALL:1.9-2.1 约束情况1： value：0 IBUF-BUFG-IDELAYE2-IDDR value：0 IBUF-IDELAYE2-IDDR module rgmii_dphy ( input wire sys_rst_n , 阅读全文

摘要： 参考： https://cloud.tencent.com/developer/article/1652378 FPGA 静态时序分析与约束（1）_分析建立时间是否满足时序要求时要使用慢速模型;分析保持时间是否满足时序要求时-CSDN博客 放置失败问题： 在 Zynq7045 FPGA 中通过IDE 阅读全文

摘要： 模拟MIPI D PHY的电平： 实现失败：放置设计错误 I/O 端口“mipi_phy_if_0_clk_hs_p”是差分端口，但具有单端 IOStandard 值LVCMOS18。 (xilinx.com) D-PHY Solutions Application Note (XAPP894) ( 阅读全文

摘要： 参考： Xilinx FPGA I/O电平标准简介_lvcmos18-CSDN博客 Xilinx 7系列FPGA架构之SelectIO结构（二） - 知乎 (zhihu.com) 上面两篇的知识都在UG471中包含。 阅读全文

摘要： STA（静态时序分析） 详解：如何计算最大时钟频率，以及判断电路是否出现时钟违例（timing violation）?-CSDN博客 DFF1： 到达时间： Tclk1 = 1+1.1+1.1 Tdata1 = 1.5 Tco1 = 2 到达时间：3.2+1.5+2=6.7ns 需求时间：Tperi 阅读全文

摘要： 已知：（来自单刀） Setup Slack = Data Required Time – Data Arrival Time， 即Setup Slack = （latch edge + Tclk2 - Tsu ） – （launch edge + Tclk1 + Tco +Tdata ） = （la 阅读全文

摘要： 参考： 循环优先级仲裁~位屏蔽仲裁算法_循环优先级仲裁器-CSDN博客 真的写出来以后比想象的简单很多~ 读仲裁： module Aribe_state_rd #( )( ); // // localparam state_idle = 10'b0000_0000_01; localparam st 阅读全文

摘要： 因为在： https://www.cnblogs.com/VerweileDoch/p/18100198 提到：你的网卡虽然会根据你的输入增加延迟，但仍可能存在误差！ 所以千万记得在输出端也做好类似的处理！ A7系列没有ODLEAY原语，所以用PLL的ADV来完成也是可以的！ （但我试了一下，如果等 阅读全文