摘要：
ICAP 描述： 通过指定顺序向原语写入地址，以完成FPGA从指定存储器读取数据的目的；（此处是需要反转的） Opcode： Opcode的物理意义是对用flash的读命令代码，对应镁光的一般是0x03。 地址分为： 起始地址低位+起始地址高位 回调地址低位+回调地址高位 assign i_crop 阅读全文
posted @ 2024-03-27 12:13
NoNounknow
阅读(854)
评论(0)
推荐(0)
摘要：
出自：Xilinx FPGA数字信号处理权威指南. (KEEP=“TRUE ”) (DONT_TOUCH=“TRUE ”)：防止信号在综合，以及布局布线的时候被优化掉。 (* KEEP_HIERARCHY="YES"*)。 阅读全文
posted @ 2024-03-23 12:14
NoNounknow
阅读(84)
评论(0)
推荐(0)
摘要：
之后的都只有我个人能看，想看的请支持单刀大佬。 https://blog.csdn.net/wuzhikaidetb 主时钟约束 主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是我们用的最多的约束了，也是最重要的约束。 主时钟必须 阅读全文
posted @ 2024-03-22 22:21
NoNounknow
阅读(400)
评论(0)
推荐(0)
摘要：
搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 launch edge 和 latch edge 延迟以及静态时序分析相关概念_latching edge-CSDN博客 输出延时时间Tco 由 clk 触发到输出数据有效之间最大延 迟时间，对 阅读全文
posted @ 2024-03-22 17:55
NoNounknow
阅读(682)
评论(0)
推荐(0)
摘要：
好的时序是设计出来的，不是约束出来的 。 搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 时钟抖动 Clock Jitter 理想的时钟信号是完美的方波，但是实际的方波是存在一些时钟抖动的。 那么什么是时钟抖动呢？ 时钟抖动， Clock J 阅读全文
posted @ 2024-03-22 15:49
NoNounknow
阅读(474)
评论(0)
推荐(0)
摘要：
$display命令的执行是安排在活动事件队列中，但排在非阻赋值赋值数据更新事件之前 $strobe命令的执行是排在非阻塞赋值数据更新事件之后。 $display适合用来显示阻塞语句的赋值 $strobe适合用来显示非阻塞语句的赋值 举例：initial begin $dumpfile("dump. 阅读全文
posted @ 2024-03-21 12:48
NoNounknow
阅读(792)
评论(0)
推荐(0)
摘要：
当参数值为0时，特征信息为：不输出任何信息 当参数值为1时，特征信息为：输出当前仿真时刻和位置 当参数值为2时，特征信息为：输出当前仿真时刻、位置和在仿真过程中所用memory及CPU时间的统计。 阅读全文
posted @ 2024-03-20 22:56
NoNounknow
阅读(117)
评论(0)
推荐(0)
摘要：
在进行取模运算时，结果值的符号位采用模运算式里第一个操作数的符号位。 阅读全文
posted @ 2024-03-20 17:03
NoNounknow
阅读(193)
评论(0)
推荐(0)
摘要：
generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。 generate-for语句必须要注意三点: 1.使用genvar 定义变量，作为generate中 阅读全文
posted @ 2024-03-20 16:52
NoNounknow
阅读(278)
评论(0)
推荐(0)
摘要：
搬运：【数字IC/FPGA】移位相加乘法器-CSDN博客 乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器。 并行乘法器 并行乘法器的实现非常简单，在Verilog中只需要通过assign dout=a*b实现即可,若要进行有符号的乘法，只需在变量前加上$signed。 查找表乘法 阅读全文
posted @ 2024-03-20 16:44
NoNounknow
阅读(134)
评论(0)
推荐(0)
浙公网安备 33010602011771号