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[干货]FPGA设计中大位宽、高时钟频率时序问题调试经验总结-腾讯云开发者社区-腾讯云 (tencent.com) 0.写入FIFO前多打两拍可以很好的解决问题； 1.组合逻辑的条件判别不适合使用大尾款数据，但是转换成时序小位宽信号可以很好的解决这些问题； （下面是一个修改后的例子，这为我节省了30 阅读全文
posted @ 2024-05-14 19:35
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https://github.com/ljgibbslf/Chinese-Translation-of-PCI-Express-Technology-/blob/main/5%20TLP%20%E5%85%83%E7%B4%A0.md 5.1 基于数据包协议的介绍（Introduction to P 阅读全文
posted @ 2024-05-10 20:25
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3.1 总线/设备/功能/的定义（Definition of Bus,Device and Function） 正如PCI一样，每个PCIe功能（Function）的标识在其所在的设备内，以及这个设备所连接的总线内，都是唯一的。其标识符一般被称为“BDF”。对于任意一个 PCIe 拓扑结构，配置软件 阅读全文
posted @ 2024-05-10 12:41
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PCIe支持三个地址空间，与PCI中的三个地址空间完全相同： n 配置空间（Configuration） n 内存地址空间（Memory） n IO地址空间（IO） 4.1.1 配置空间（Configuration Space） 如我们在Chapter 1中所讨论的，配置空间是由PCI引入的，软件通 阅读全文
posted @ 2024-05-09 21:10
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第一代 PCIe（称为 Gen1 或者 PCIe 协议规范版本 1.x）中，比特率为 2.5GT/s，将它除以 10 即可得知一个通道的速率将可以达到 0.25GB/s。因为链路可以在同一时刻进行发送和接收，因此聚合带宽可以达到这个数值的两倍，即每个通道达到 0.5GB/s。第二代 PCIe（称为 阅读全文
posted @ 2024-05-09 20:48
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https://github.com/ljgibbslf/Chinese-Translation-of-PCI-Express-Technology-/blob/main/1%20%E8%83%8C%E6%99%AF.md 1.3.2 PCI总线发起方(Initiator)与目标方(Target) 阅读全文
posted @ 2024-05-09 17:03
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上电： 主机设备上电，BIOS通过扫描下游设备的BAR，为其注册响应的空间，当需要对这些空间进行操作的时候，就会转换成TLP包的形式进行访问，当然直接和PCIE设备交互的还是RC; 其中BAR的低位（具体情况具体分析）作为寻址其的地址； TLP包 TLP包的组帧格式复杂，主要参考：hapter 5 阅读全文
posted @ 2024-05-09 15:35
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不同于并行总线，PCIe 这样的串行总线不使用总线上的控制信号来表示某时刻链路上正在发生什么。相反地，PCIe 链路上的发送方发出的比特流必须要有一个预期的大小，还要有一个可供接收方辨认的格式，这样接收方才能理解比特流的内容。此外，PCIe 在传输数据包时并不使用任何直接握手机制（immediate 阅读全文
posted @ 2024-05-09 12:45
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书籍： https://github.com/ljgibbslf/Chinese-Translation-of-PCI-Express-Technology-/blob/main/2%20PCIe%20%E4%BD%93%E7%B3%BB%E7%BB%93%E6%9E%84%E6%A6%82%E8% 阅读全文
posted @ 2024-05-08 22:34
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第一步：根据需要配置的参数数量配置一个AXI-LITE IP 包括：输出端口，内部控制信号等。 第二步：在配置过程中为IP设置存储的位置 第三步：在PS中约定把数据写入该地址的方法： 例如：https://www.cnblogs.com/VerweileDoch/p/18080046 第四步：输出参 阅读全文
posted @ 2024-05-04 20:40
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