VerweileDoch

摘要： 搬运：【数字IC/FPGA】移位相加乘法器-CSDN博客 乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器。 并行乘法器 并行乘法器的实现非常简单，在Verilog中只需要通过assign dout=a*b实现即可,若要进行有符号的乘法，只需在变量前加上$signed。 查找表乘法 阅读全文

摘要： 参考： 深入 AXI4 总线（三）传输事务结构 - 知乎 (zhihu.com) AXI协议中的4K边界问题_axi 4k边界-CSDN博客 AHB协议-HREADY信号和1KB边界 - 知乎 (zhihu.com) 4k/1k边界问题 - hematologist - 博客园 (cnblogs.c 阅读全文

摘要： 之前笔记： Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客 使用Axi Lite接口访问寄存器列表作为缓冲区_两个参数共用axi lite中一个寄存器-CSDN博客 PS与PL互联与SCU以及PG082_pl能不能用ps-gtr-CSDN博客 ZYNQ上互联的AXI主要 阅读全文

摘要： 前几个版本： https://github.com/NoNounknow/DMA https://www.cnblogs.com/VerweileDoch/p/18030653 第二版相较第一版：增加了仲裁和更多的参数化； 第三版相较第二版：统一输入位宽，把位宽转换模块放在外面明显更方便； 转来转去 阅读全文

摘要： 虽然大部分摄像头都不支持热拔插，但我觉得思考一下相关问题还是有意义的。 先说结论：处理断流的根本在于同步信号。 正所谓，输入端通常会有同步头、同步行之类的时间串口，通过对这个期间的信号做处理以后使用其上升沿作为标志，用来重置存储地址和FIFO是处理输入同步的有效方法。 代码： 1 //W Sync 阅读全文

摘要： 研究了一晚上CMD FIFO的写法，以及通过相关的咨询以后，我得到了一些结论： 1.CMD FIFO是一种面对仲裁有效的处理方法，这种写法意味把你需要的数据按照突发事件的形式隔离： 1.1.每满足一次需求向FIFO中写入一次地址和命令，这些地址和命令会在总线空闲的时候被执行； 2.不使用CMD FI 阅读全文

摘要： 写法一： 1.当写数据FIFO内的数值达到一次burst事件的需求的时候，进行请求； 2.请求通过仲裁器传递到写模块，启动写； 3.完成写操作以后地址增加这一整个burst的便宜了； 读操作和写操作类似，仅把FIFO的请求规则改换即可； 写法二： 1.创建命令FIFO CMD FIFO； 2.每当写 阅读全文

摘要： 亚稳态的概念和基本知识 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的姿态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。 在这个期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联 阅读全文

摘要： 一些数据：1920x1080 raw10 = 480个32位数据包（col）x1080= 1920x1080 完整地址： NoNounknow/OV5640_MIPI_DDR3_HDMI: MIPI格式5640；1080P@30配置；输入无IP手写解析； (github.com) `timescal 阅读全文

摘要： 内容：SDRAM的操作和代码；DDR3的一些介绍（DDR3代码在其他地方） 之前的笔记： 存储器~Zynq book第九章_zynq存储数据-CSDN博客 SDRAM学习与实现串口传图_如何传输给sdram-CSDN博客 Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客 阅读全文