随笔分类 - FPGA设计套件Vivado
摘要:为什么需要设置违路径, set_false_path,路径的定义等
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摘要:多周期约束的概念,相应建立时间,保持时间分析以及举例说明
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摘要:虚拟时钟的概念,如何创建虚拟时钟,和查看虚拟时钟的报告
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摘要:输出延时的概念,建立时间和保持时间报告,DDR模式,以及第四类从输入到输出的
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摘要:创建基本的时钟周期约束,包括时钟的描述,Primary Clock,生成时钟,报告时钟,时钟分组等基本知识
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摘要:建立时间边缘和保持时间边缘,4种时序路径,数据到达时间,保持时间,余量计算分析Slack等
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摘要:包括设计文件的管理,IP的管理,工程的管理,编译顺序,Hardware Manager等基础知识
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摘要:器件的引脚基本知识,引脚分配,配置等
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摘要:包括层次,port,IO BANK和Package Pin,Cell,FDCE和LUT, Clock的基本概念
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摘要:对modelsim的仿真库进行编译和设置,使得可以vivado可以调用
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摘要:介绍基于Xsim的逻辑仿真流程和保存波形
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摘要:以IP为核心的的设计流程,独立控制IP,IP对应的tcl命令等
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摘要:介绍Vivado的特性和使用模式
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