小翁同学

摘要： 参考应用笔记 http://www.doc88.com/p-0197252336968.html 前言 在原理图设计初期，可能涉及到引脚电平的转换操作，比如主FPGA的某BANK电平为1.5V，但外围芯片的引脚操作电平为1.8V。 则需要使用电平转换芯片。 我们都知道CPLD或者FPGA，一般多BA 阅读全文

摘要： 前言 本来想用verilog描述FFT算法，虽然是8点的FFT算法，但写出来的资源用量及时延也不比调用FFT IP的好， 还是老实调IP吧，了解内部机理即可，无需重复发明轮子。 参考 https://wenku.baidu.com/view/6f5862997c1cfad6185fa725.html 阅读全文

摘要： 前言 为了避免每次SPI驱动重写，直接参数化，尽量一劳永逸。 SPI master有啥用呢，你发现各种外围芯片的配置一般都是通过SPI配置的，只不过有3线和四线。 SPI slave有啥用呢，当外部主机（cpu）要读取FPGA内部寄存器值，那就很有用了，fpga寄存器就相当于RAM，cpu通过SPI 阅读全文

摘要： 参考博客 https://blog.csdn.net/u010712012/article/details/77755567 https://blog.csdn.net/Reborn_Lee/article/details/87436090 参考论文 基于FPGA的自然对数变换器的设计与实现.pdf 阅读全文

摘要： 1.添加包含子IP的模块到block design，报错如下所示： 错误的后面提供了解决方法：在tcl命令行中输入如下指令，添加子IP的xci文件即可。 set_property generate_synth_checkpoint 0 [get_files RAM128X16.xci] 参考链接：h 阅读全文

摘要： 现象 在vivado2018.3下生成了RAM IP，丢到modelsim中仿真发现doutb输出均为0。调整AB端口的时钟速率，发现低于5ns不行，输出为0。但5ns以上正常。 解决方法 比对了vivado自带的仿真和modelsim的仿真，时钟设置过小的时候，结果均为0。排除软件问题。 *延长R 阅读全文

摘要： 前言 Vivado编译生成的Bit文件太大，想要小一点该咋办呢？那么就需要给bit文件瘦身。 流程 直接在约束文件xdc中添加下述语句即可： set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] 未压缩前 压缩后 根据工程不同，还 阅读全文

摘要： 前言 quartus提供了不同的优化策略，本质上就是侧重点，面积和速度的权衡。看工程上是想面积最优，还是速度最拉风，需要选择不同的优化策略。 流程 （1）在默认的优化编译下，时序违例。 （2）在assignments中选择setting。 （3）根据需求，选择不同的优化方式，目前选择性能优先。 （4 阅读全文

摘要： 前言 已有的RTL模块怎么添加到原理图中？ 额，这只能添加内部没有使用IP的模块，否则会报错。 流程 （1）添加文件到设计中。 （2）右键文件添加到block design中。 （3）连线即可。 以上。 阅读全文

摘要： 需求 在FPGA处理中如果需要对待处理数据加窗，则需要窗系数存储在ROM中以供使用。 前言 加窗有啥用呢，我们知道：时域的乘积就是频域的卷积。 而直接截取的一段数据，如果直接求解fft，你发现有效频点旁瓣贼拉高，对信号的后处理是不利的。 那么加个窗就会使得旁瓣被抑制很多，使得表现的没那么椎间盘突出。 阅读全文