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摘要: 前言测试下可综合的struct,struct和interface的区别:两者都可以是信号的组合,但interface可以定义信号的不同方向,而struct中的所有信号都是同向的。struct可对像以太网帧格式进行建模(暂未用到)。流程(1)为了对struct进行建模,需要三个模块,顶层,信号输出模块,信号输入模块。(2)对于结构体的定义可放在模块外部的包里面,单独成一个文件。同时为了避免$unit... 阅读全文
posted @ 2020-08-12 18:56 小翁同学 阅读(1578) 评论(0) 推荐(0) 编辑
摘要: 前言在信号处理实现过程中,对于多通道的数据定义,采用常规的方式就得定义多个通道变量。verilog不支持二维端口数组定义,但SV可以,所以可以省点代码量。流程对于verilog 的代码:可以看到代码类似冗长。reg [31:0] r_value_add_ch0 = 32'd0;reg [31:0] r_value_add_ch1 = 32'd0;reg [31:0] r_value_add_ch2... 阅读全文
posted @ 2020-08-12 18:55 小翁同学 阅读(1291) 评论(0) 推荐(0) 编辑
摘要: 前言测试下可综合的interface接口,为了方便未来接口定义的懒惰操作以及减少出错的概率。综合工具:Vivado2018.3流程首先看接口是什么?顾名思义,用于模块间信号交互的路。是一系列信号组。想象一辆公交车(bus),分立的信号就是乘客,将乘客封装进bus,就是接口。对于最简单的使用inter 阅读全文
posted @ 2020-08-12 13:45 小翁同学 阅读(2481) 评论(0) 推荐(0) 编辑
摘要: 准备全面拥抱SV语言,System verilog增加了些结构体、接口等有用的东西,为了更懒的写代码,学学先~。参考文档:SystemVerilog IEEE 1800-2017.pdfSystemVerilog硬件设计及建模 Question: SV与Verilog的异同?SV是verilog的升 阅读全文
posted @ 2020-08-10 10:28 小翁同学 阅读(1055) 评论(0) 推荐(0) 编辑
摘要: 参考:https://blog.csdn.net/q774318039a/article/details/88778669前言从FPGA的PAD到IOB里面的寄存器是有专用布线资源的,而到内部其他寄存器没有专用的布线资源。使用IOB里面的寄存器可以保证每次实现的结果都一样,使用内部其他寄存器就无法保 阅读全文
posted @ 2020-08-05 11:42 小翁同学 阅读(504) 评论(0) 推荐(0) 编辑
摘要: 前言 调试需要流程(1)修改IP地址:eth0ifconfig eth0 192.168.0.111(2)修改MAC地址:暂时更改MAC地址为:00:AA:BB:CC:DD:EEifconfig eth0 downifconfig eth0 hw ether 00:AA:BB:CC:DD:EEifc 阅读全文
posted @ 2020-08-04 18:00 小翁同学 阅读(430) 评论(0) 推荐(0) 编辑
摘要: 前言 为知笔记win支持写完的笔记直接分享发布cnblogs。可以免去到网页端操作了。流程(1)写一篇笔记。(2)分享中点击发送到博客。(3)先点击帮组查看下不同博客的API地址,设置用户名、密码,点确定即可。(4)上网页端查看劳动成果即可。同时,为知笔记支持编辑修改后再继续传。以上。 阅读全文
posted @ 2020-08-04 15:51 小翁同学 阅读(213) 评论(0) 推荐(1) 编辑
摘要: 参考:https://forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121前言在STA中,要分析上游器件和FPGA之间的时序关系就得指定input delay。流程什么是input delay:约定上游芯 阅读全文
posted @ 2020-08-04 15:43 小翁同学 阅读(2649) 评论(0) 推荐(0) 编辑
摘要: 前言 PC下载的书籍文件怎么通过数据线导入到IPAD。 流程 (1)下载爱思助手。 (2)连接IPAD。 (3)这里以Kybook3为例:点击浏览。 然后直接把书文件拖进去即可。 以上。 阅读全文
posted @ 2020-08-02 18:26 小翁同学 阅读(936) 评论(0) 推荐(0) 编辑
摘要: 前言 使用DSP的方法一般有两种:让综合器自己推断、例化DSP原语。 有的时候为了偷懒或者有的计数器之类的需要跑高速,则可以让计数器也使用DSP实现。 语法:(*use_dsp=“yes”*) 流程 1.编写代码测试,一个乘法器加一个cnt计数器,直接在模块头使用语法规则。 `timescale 1 阅读全文
posted @ 2020-07-30 09:51 小翁同学 阅读(1744) 评论(0) 推荐(1) 编辑
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