随笔分类 - A_理论知识
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摘要：以太网，计算机局域网技术。用于多端点的信息交互，本质上跟串口没啥区别。 需要注意的是，以太网协议是分层的。分层的好处在于，对于软件开发者，无需关系下层协议的打包解析。分层协议如下所示： 应用层：软件开发者在此层解析各种软件的协议包，收发邮件，文件传输。即软件开发者一般通过以太网的TCP/UDP协议进
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摘要：前言测试下可综合的interface接口，为了方便未来接口定义的懒惰操作以及减少出错的概率。综合工具：Vivado2018.3流程首先看接口是什么？顾名思义，用于模块间信号交互的路。是一系列信号组。想象一辆公交车(bus)，分立的信号就是乘客，将乘客封装进bus，就是接口。对于最简单的使用inter
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摘要：准备全面拥抱SV语言，System verilog增加了些结构体、接口等有用的东西，为了更懒的写代码，学学先~。参考文档：SystemVerilog IEEE 1800-2017.pdfSystemVerilog硬件设计及建模 Question： SV与Verilog的异同？SV是verilog的升
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摘要：前言 在实际项目中发现，实测中频通带内输出响应不为一条直线，处理过程是信号源灌入点频，1s步进1khz，步骤为ADC采集加窗过FFT之后dB求解回传上位机曲线如下所示： 流程 怀疑FFT输出滤波器组包络导致的幅度存在起伏。滤波器组响应问题。 使用matlab对通带进行simulation，图示如下：
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摘要：参考博文：https://blog.csdn.net/qq_37147721/article/details/84889832?depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPa
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摘要：参考：https://blog.csdn.net/CrazyUncle/article/details/86164830 注意事项：无法用于仿真。仿真需进行always拆分。 前言 在进行多通道数据处理的时候，对于数据截位这样的操作，重复性的功能任务则可使用task进行预先定义，直接调用。 减少代码
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摘要：前言 在设计流程中，可能有的模块是不使用的，但某时候可能需要使用。 不同代码段的选择就可以使用条件编译。 流程 使用`define和`ifdef `else `endif语句实现此功能。 `timescale 1ns/1ps `define SIM_USE //定义SIM_USE，如果取消定义，注释
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摘要：前言 最近群内同学问到：啥是阻塞，啥是非阻塞。实际电路中有这玩意儿吗？ 个人觉得阻塞非阻塞是仿真电路下的描述，实际电路中是没有这个描述的。 实际的电路中只有组合逻辑和时序逻辑，不可能存在谁阻塞了谁。只是仿真中需要特别注意。 按照书上的描述：阻塞相当于软件中的顺序执行，非阻塞相当于并发执行。 类比为阻
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摘要：参考文档 https://blog.csdn.net/u011412586/article/details/10009761 前言 对于信号需要跨时钟域处理而言，最重要的就是确保数据能稳定的传送到采样时钟域。 普通的cdc处理方法需要关注时钟域速度的异同，即分慢时钟域到快时钟域、快时钟域到慢时钟域、
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摘要：前言 在工程的实际应用场景中，往往是需要最省资源量。而DSP资源和BRAM资源对FPGA来说弥足珍贵。 对于同时存在多个通道的实信号需要做FFT而言，常规做法是每个通道用一个FFT IP，FFT IP的输入为RE+0*j。即输入FFT IP的虚部直接置0。 那有没有可能把这个虚部浪费掉的资源用起来呢
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摘要：参考应用笔记 http://www.doc88.com/p-0197252336968.html 前言 在原理图设计初期，可能涉及到引脚电平的转换操作，比如主FPGA的某BANK电平为1.5V，但外围芯片的引脚操作电平为1.8V。 则需要使用电平转换芯片。 我们都知道CPLD或者FPGA，一般多BA
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摘要：前言 本来想用verilog描述FFT算法，虽然是8点的FFT算法，但写出来的资源用量及时延也不比调用FFT IP的好， 还是老实调IP吧，了解内部机理即可，无需重复发明轮子。 参考 https://wenku.baidu.com/view/6f5862997c1cfad6185fa725.html
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摘要：需求 在FPGA处理中如果需要对待处理数据加窗，则需要窗系数存储在ROM中以供使用。 前言 加窗有啥用呢，我们知道：时域的乘积就是频域的卷积。 而直接截取的一段数据，如果直接求解fft，你发现有效频点旁瓣贼拉高，对信号的后处理是不利的。 那么加个窗就会使得旁瓣被抑制很多，使得表现的没那么椎间盘突出。
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摘要：在很多情况下要计算输入输出的位宽，比如你写一个8*8的ram，那么地址需要三位去表示，那么这个函数的方便就体现出来了，你需要使用函数定义就好了。 //位宽计算函数 function integer clogb2 (input integer depth); begin for (clogb2=0;
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摘要：什么叫时序？ 时间与动作的相互关系，什么时间干什么活。 同步时序：单一时钟源，所有寄存器在单一时钟源下同步工作。 异步时序：多个时钟源，除使用带时钟的触发器之外，还可以使用不带时钟的触发器与延时元件作为存储元件。 组合逻辑：任意时刻的输出仅仅取决于该时刻的输入。 时序逻辑：任意时刻的输出不仅取决于当
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摘要：1.rom：read only memory 只读存储器 只能读，不能写。 2.ram：random access memory 随机存取存储器 可读可写。 3.fifo：first in first out 先入先出存储器 4.dram：Dynamic Random Access Memory 动
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摘要：1.名词解释： FPGA：现场可编程门阵列，一般工艺SRAM（易失性），所以要外挂配置芯片。 CPLD：复杂可编程逻辑器件，一般工艺Flash（不易失）。 ASIC：专用集成电路 SOC：片上系统 SOPC：片上可编程系统 2.Verilog语法类： ①Verilog两大数据类型：一类是线网类型，另
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摘要：前言 竞争冒险在《数字电子技术基础》中有详细的阐述，由于学过很久了，现在再翻开复习复习，总结总结。 在组合电路中，当输入信号改变状态时，输出端可能出现虚假信号（过渡干扰脉冲），这对电路来说是不利的。 在数字电路中，任何一个门电路只要有两个输入信号同时向相反方向变化（由01变成10，或者相反），其输出
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摘要：前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。 触发
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摘要：前言 最近看advanced fpga 以及fpga设计实战演练中有讲到复位电路的设计，才知道复位电路有这么多的门道，而不是简单的外界信号输入系统复位。 流程： 1.异步复位： 优点:⑴大多数DFF都有异步复位端口，因此采用异步复位可以节约资源。 ⑵设计相对简单。 ⑶异步复位信号识别方便，而且可以很
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