小翁同学

摘要： 前言 使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。 有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。 语法：（*use_dsp=“yes”*） 流程 1.编写代码测试，一个乘法器加一个cnt计数器，直接在模块头使用语法规则。 `timescale 1 阅读全文

摘要： 前言 两年时间使用了三款ADC：AD9653,AD9266,AD3442，在此记录下坑及使用经验。 参考文档 xapp524-serial-lvds-adc-interface.pdf 所需用到的原语：IDDR、ISERDESE2等 1.AD9653：ADI公司的采样率高达125M，16bit AD 阅读全文

摘要： 前言 在实际项目中发现，实测中频通带内输出响应不为一条直线，处理过程是信号源灌入点频，1s步进1khz，步骤为ADC采集加窗过FFT之后dB求解回传上位机曲线如下所示： 流程 怀疑FFT输出滤波器组包络导致的幅度存在起伏。滤波器组响应问题。 使用matlab对通带进行simulation，图示如下： 阅读全文

摘要： 参考博文：https://blog.csdn.net/qq_37147721/article/details/84889832?depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPa 阅读全文

摘要： 前言 对于xilinx移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。 当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。 可能是内部多个SLR32之间插入了一个寄存器导致多了一拍。 流程 验证位深小于32和位深大于32的移位寄存器可变延迟关系。 （1）配置两 阅读全文

摘要： 前言 在打开vivado在线debu的窗口直接报错： ERROR: [Wavedata 42-472] WCFG parsing ERROR: Fatal Error at file xxx/dev/project_1.hw/hw_1/wave/hw_ila_data_2/hw_ila_data_2 阅读全文

摘要： 前言 编译到最后一步，出现错误：Partial antennas: xx net(s) have a partial antenna. 解决 https://forums.xilinx.com/t5/Implementation/DRC-RTSTAT-2-partially-routed-nets- 阅读全文

摘要： 前言 默认vivado的webtalk貌似是开启的，会收集软件的使用信息。浪费时间，直接关掉。 流程 直接在下述界面中不勾选复选框即可。 以上。 阅读全文

摘要： 前言 用户的代码块和语法自带的代码块可能提示排序不是我们想要的，所以需要更改排序。 流程 在设置中选择下图所示即可： 阅读全文

摘要： 参考：https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841645/Solution+Zynq+PL+Programming+With+FPGA+Manager https://blog.csdn.net/weixin_40604731 阅读全文