摘要: 前言 虽可使用Petalinux进行移植,简单方便,但为了更清楚明白的了解整个流程,还是尝试了一波手动移植。 参考资料 ZYNQ Linux 移植:包含petalinux移植和手动移植debian9 ZYNQ #5 - 从vivado工程开始,从emmc启动Linux_里先森-CSDN博客 流程 对 阅读全文
posted @ 2021-07-27 11:07 小翁同学 阅读(360) 评论(0) 推荐(0) 编辑
摘要: 问题现象: petalinux编译工程卡死在u-boot,无法过去。 使用petalinux-build -v指令可以看到在循环编译u-boot。 解决方法: 由于petalinux是部署在服务器上的,而服务器的时间跟网络时间不一致。 centos7跟网络时间同步参考文档:https://blog. 阅读全文
posted @ 2021-04-10 09:31 小翁同学 阅读(55) 评论(0) 推荐(0) 编辑
摘要: 参考文档 https://zhuanlan.zhihu.com/p/82129170 https://zhuanlan.zhihu.com/p/82509188 https://blog.csdn.net/qq_36662353/article/details/107120293 pg022_axi 阅读全文
posted @ 2021-03-08 19:11 小翁同学 阅读(654) 评论(0) 推荐(0) 编辑
摘要: 参考:https://electronut.in/workflow-for-using-linux-on-xilinx-zynq/https://blog.csdn.net/m0_37545528/article/details/90177983?ops_request_misc=%257B%2522request%255Fid%2522%253A%252215982622701972522246... 阅读全文
posted @ 2020-08-27 15:57 小翁同学 阅读(1461) 评论(0) 推荐(0) 编辑
摘要: 前言实际开发过程中,可能会使用到一些函数,如果在不同子模块中重复定义,则会导致代码冗余。而使用SV语法则可以把函数定义在包中,包是单独的一个文件,子模块只需要include这个文件即可使用函数。而包中可以包含哪些定义?流程以下操作需要两个文件:definition.sv 和 demo_sv.sv文件(1)definition文件内容:包含位宽计算函数clogb2`ifndef DFFS_DONE ... 阅读全文
posted @ 2020-08-13 11:55 小翁同学 阅读(414) 评论(0) 推荐(0) 编辑
摘要: 前言 enum可用于一系列常量的定义。典型是用于状态机的状态建模,使得code更为清晰。流程本次需要一个top层模块描述状态机和定义文件即可。(1)definition.sv内容为:使用one_hot编码。`ifndef DFFS_DONE `define DFFS_DONE package p_demo; localparam p_width = 4; ... 阅读全文
posted @ 2020-08-13 11:54 小翁同学 阅读(1015) 评论(0) 推荐(0) 编辑
摘要: 前言测试下可综合的struct,struct和interface的区别:两者都可以是信号的组合,但interface可以定义信号的不同方向,而struct中的所有信号都是同向的。struct可对像以太网帧格式进行建模(暂未用到)。流程(1)为了对struct进行建模,需要三个模块,顶层,信号输出模块,信号输入模块。(2)对于结构体的定义可放在模块外部的包里面,单独成一个文件。同时为了避免$unit... 阅读全文
posted @ 2020-08-12 18:56 小翁同学 阅读(656) 评论(0) 推荐(0) 编辑
摘要: 前言在信号处理实现过程中,对于多通道的数据定义,采用常规的方式就得定义多个通道变量。verilog不支持二维端口数组定义,但SV可以,所以可以省点代码量。流程对于verilog 的代码:可以看到代码类似冗长。reg [31:0] r_value_add_ch0 = 32'd0;reg [31:0] r_value_add_ch1 = 32'd0;reg [31:0] r_value_add_ch2... 阅读全文
posted @ 2020-08-12 18:55 小翁同学 阅读(487) 评论(0) 推荐(0) 编辑
摘要: 前言测试下可综合的interface接口,为了方便未来接口定义的懒惰操作以及减少出错的概率。综合工具:Vivado2018.3流程首先看接口是什么?顾名思义,用于模块间信号交互的路。是一系列信号组。想象一辆公交车(bus),分立的信号就是乘客,将乘客封装进bus,就是接口。对于最简单的使用inter 阅读全文
posted @ 2020-08-12 13:45 小翁同学 阅读(1019) 评论(0) 推荐(0) 编辑
摘要: 准备全面拥抱SV语言,System verilog增加了些结构体、接口等有用的东西,为了更懒的写代码,学学先~。参考文档:SystemVerilog IEEE 1800-2017.pdfSystemVerilog硬件设计及建模 Question: SV与Verilog的异同?SV是verilog的升 阅读全文
posted @ 2020-08-10 10:28 小翁同学 阅读(434) 评论(0) 推荐(0) 编辑