09 2017 档案
摘要：感谢 感谢作者的网站，本文所有的知识可以在上述网站了解到，讲的非常详细，感谢。（https://www.liaoxuefeng.com/wiki/0013739516305929606dd18361248578c67b8067c8c017b000） 本文由上述网站总结复制而来，版权归原网站所有。 前
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摘要：前言 什么是VGA？ VGA（视频图形阵列）是IBM公司制定的一种视频数据传输标准。 接口信号主要有5个：R（Red），G（Green），B（Blue），HS（Horizontal synchronization水平同步），VS（Vertical synchronization垂直同步）。水平同步也
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摘要：警告 此文章将耗费你成吨的流量，请wifi下阅读，造成的流量浪费本人不承担任何责任。初版源代码获取（请勿用作他用，仅供学习）：https://gitee.com/kingstacker/iir.git 若有问题可以联系我邮箱：kingstacker_work@163.com 版权所有，转载请注明出处
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摘要：前言 ram这种东西，可以用ip方便，也可以自己写代码描述它。 以下讨论单口ram；8bit*256 流程 1.IP： 使用IP当然是最方便的事情啦，但可移植性差而且可定制性较差。 仿真波形： 2.Verilog描述： 描述就得自己写自己调试代码了，不过写好就是一劳永逸啦。。。 开始写了第一版代码：
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摘要：前言 由于想从局域网同学电脑上偷点小片，又不想用u盘拷贝。所有在同学电脑上打开hfs软件，通过自己电脑ie浏览器（chrome不行报错）下载即可。 流程 1.两台电脑在同一局域网下，在同学电脑上打开hfs软件： 2.添加共享文件夹： 选定文件夹后选择real folder： 3.确保服务开启： 4.
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摘要：1.rom：read only memory 只读存储器 只能读，不能写。 2.ram：random access memory 随机存取存储器 可读可写。 3.fifo：first in first out 先入先出存储器 4.dram：Dynamic Random Access Memory 动
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摘要：1.名词解释： FPGA：现场可编程门阵列，一般工艺SRAM（易失性），所以要外挂配置芯片。 CPLD：复杂可编程逻辑器件，一般工艺Flash（不易失）。 ASIC：专用集成电路 SOC：片上系统 SOPC：片上可编程系统 2.Verilog语法类： ①Verilog两大数据类型：一类是线网类型，另
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摘要：前言 竞争冒险在《数字电子技术基础》中有详细的阐述，由于学过很久了，现在再翻开复习复习，总结总结。 在组合电路中，当输入信号改变状态时，输出端可能出现虚假信号（过渡干扰脉冲），这对电路来说是不利的。 在数字电路中，任何一个门电路只要有两个输入信号同时向相反方向变化（由01变成10，或者相反），其输出
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摘要：前言 quartus提供了片内存储器的实时查看与修改，而不用编译工程，很棒。你可以方便的查看到存储器中到底存储了什么东西。 流程 1.打开： 2.主界面： 3.设置jtag项之后，查看即可。 signal抓波看是一致的： 4.修改数据： 写入数据： 5.signaltapII查看数据，可以看到内容已
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摘要：前言 由于逻辑分析仪太贵，altera贴心提供signal tap II来观察输出波形，不过使能signaltap II会占用片内ram，毕竟原理就是把数据采样到ram中再通过jtag口上传到quartus中显示。 流程 1.项目全编译完成后，打开signaltapII： 2.打开默认有一个文件，重
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摘要：前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。 触发
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摘要：Do文件的实质是tcl脚本，本质上是ascii文件。所以扩展名可以任意的，不一定叫xx.do，也可以叫xx.tcl，甚至叫成你的名字也没有关系。看自己喜好，一般取do，不过我喜欢取成tcl，用代码编辑器写的时候有语法高亮，比较好看。 在windows系统下，仿真可以图形界面操作，也可以脚本自动。新手
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摘要：前言 最近看advanced fpga 以及fpga设计实战演练中有讲到复位电路的设计，才知道复位电路有这么多的门道，而不是简单的外界信号输入系统复位。 流程： 1.异步复位： 优点:⑴大多数DFF都有异步复位端口，因此采用异步复位可以节约资源。 ⑵设计相对简单。 ⑶异步复位信号识别方便，而且可以很
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摘要：前言 spi从机接口程序，数据位8bit，sck空闲时低电平，工作时第一个沿数据传输。只有一个从机，cs低电平片选，slaver开始工作。 流程： 接口定义： 编码实现：（版权所有，请勿用于商业用途，仅供学习使用） 1 //**************************************
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摘要：前言 当你器件的引脚贼少的时候，需要主机和从机通信，spi就派上了用场，它可以一对多，但只是片选到的从机能和主机通信，其他的挂机。 spi：serial peripheral interface 串行外围接口 大致了解： spi是个同步协议，数据在master和slaver间交换通过时钟sck，由于
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摘要：前言 一直以为parameter 的位宽是无限的，其实不然。 流程： 仿真一下就知道啦： 用处： 精准控制位宽理论上会占用更少的内存，其他好像并没有什么卵用，注意不要越界，我这里系统默认32bit位宽。 以上。
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摘要：前言 当写always组合逻辑块时，可能会写出 poor code。综合时软件会推断出锁存器。例如下面代码： 当c等于0的时候，w就会保持上一个值，所以就产生了锁存器，quartus就会贴心的给你报一个警告。 inferring latch(es) for signal or variable "r
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摘要：前言 组合逻辑always块中向量敏感表不全导致的警告。 流程 1.对于如下代码块： 对于master_din和变量master_dout_reg，两者在组合always块中使用读取，但没有在敏感向量表中，将会导致如下错误： Warning (10235): Verilog HDL Always C
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摘要：前言 如何优雅的在centos6.8上安装matlab2009. 流程 不过我个人安装过程完后启动matlab的时候又出现了新问题： error while loading shared libraries: libXpm.so.4: cannot open shared object file:
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摘要：前言 centos6.8下su用户下可以识别到用户的板子，能正常下板，而普通用户下无法探测到用户板子。 需要配置一下usb-blaster，不然的话，虽然quartus软件能识别，但是无法探测到FPGA板子而无法使用。 流程 新建 /etc/udev/rules.d/51-usb-blaster.r
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摘要：前言 装逼使用 流程 安装modelsim： 1.modelsim ae在linux下是32位的，对于64位系统需要安装32位库：yum install xulrunner.i686 2.给予权限: chmod +x modelsim....run文件 3.运行: ./modelsim....run
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摘要：前言 centos6.8系统中安装synopsys公司的design compiler 2012。 流程 1.请掌握必要的linux知识，否则你将获得成吨的困难。 linux系统：centos 6.8 64位。 32位系统不适用本教程。 Synopsys软件包百度云地址：http://pan.bai
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摘要：BUG现象 各种配置都正确，但ROM就是不出数据，输出一直为零。 解决方式 对于rom的仿真，要更改生成的rom文件的一个地方，主要是由于相对路径与绝对路径的问题。 所以最简单的解决方法是把mif文件在仿真工程目录下。 对romip的verilog文件有一个地方需要更改。 当然改完后quartus可
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摘要：前言 由于系统编码问题导致的中文乱码解决，linux和windows解决方式都一样。 流程 linux下两步都需要，windows下只需要第二步。 1.在package install中搜索安装：codecs33 2.在package install中搜索安装安装 ：ConvertToUTF8 以上
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摘要：前言 sublime默认的verilog自动补全十分垃圾，不过提供了代码段这个功能，你可以自己写个重用率高的代码段减轻工作量。写个模板当tb也很爽啦。 流程 1.打开user文件夹，创建verilog文件夹，创建的代码段放置在此文件夹中： 2.在sublime中选择添加新的snippet： 3.举个
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