随笔分类 -  C_Altera工具使用

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Quartus16.1布线优化选择，重编译可能会满足时序
摘要：前言 quartus提供了不同的优化策略，本质上就是侧重点，面积和速度的权衡。看工程上是想面积最优，还是速度最拉风，需要选择不同的优化策略。 流程 （1）在默认的优化编译下，时序违例。 （2）在assignments中选择setting。 （3）根据需求，选择不同的优化方式，目前选择性能优先。 （4 阅读全文
posted @ 2019-04-29 16:43 小翁同学 阅读(1255) 评论(0) 推荐(0)
Quartus13.1全编译出现引脚错误（神级bug）
摘要：BUG现象：分配完管脚后全编译出现如下错误。 Error （171172）：Detected confilicting assignments for the following nodes.Error (171173):Node mosi1_io from partition Top cannot 阅读全文
posted @ 2017-12-24 14:24 小翁同学 阅读(2558) 评论(0) 推荐(0)
WIN8.1下Prolific USB-to-Serial Comm Port驱动黄色感叹号问题
摘要：文章解决来源：http://blog.csdn.net/gsj0791/article/details/17664861 在做fpga口的uart回环测试时候，由于开发板上的是usb转uart，所以需要安装驱动。 不过装完后可能会出现com口有个黄色感叹号的情况，所以需要: 选择即可， 以上。 阅读全文
posted @ 2017-11-11 14:07 小翁同学 阅读(1970) 评论(0) 推荐(0)
如何让自己定义的memory使用fpga自带的memory资源
摘要：前言 本文解决方法来源： http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_file_dir_ram.htm 如果你自己Verilog语言写一个memory，比如下面这样的： 你放在quartus软件中编译一下，你会惊喜的 阅读全文
posted @ 2017-10-13 18:01 小翁同学 阅读(2238) 评论(0) 推荐(1)
Quartus prime 16.0 in_system memory content editor 使用
摘要：前言 quartus提供了片内存储器的实时查看与修改，而不用编译工程，很棒。你可以方便的查看到存储器中到底存储了什么东西。 流程 1.打开： 2.主界面： 3.设置jtag项之后，查看即可。 signal抓波看是一致的： 4.修改数据： 写入数据： 5.signaltapII查看数据，可以看到内容已 阅读全文
posted @ 2017-09-14 22:01 小翁同学 阅读(848) 评论(0) 推荐(0)
Quartus prime 16.0 signaltap II 使用
摘要：前言 由于逻辑分析仪太贵，altera贴心提供signal tap II来观察输出波形，不过使能signaltap II会占用片内ram，毕竟原理就是把数据采样到ram中再通过jtag口上传到quartus中显示。 流程 1.项目全编译完成后，打开signaltapII： 2.打开默认有一个文件，重 阅读全文
posted @ 2017-09-14 21:52 小翁同学 阅读(1674) 评论(0) 推荐(0)
quartus prime 16.0 报警告 inferring latch
摘要：前言 当写always组合逻辑块时，可能会写出 poor code。综合时软件会推断出锁存器。例如下面代码： 当c等于0的时候，w就会保持上一个值，所以就产生了锁存器，quartus就会贴心的给你报一个警告。 inferring latch(es) for signal or variable "r 阅读全文
posted @ 2017-09-07 11:38 小翁同学 阅读(5287) 评论(0) 推荐(0)
Quartus prime16.0 组合逻辑always块中敏感向量表不全
摘要：前言 组合逻辑always块中向量敏感表不全导致的警告。 流程 1.对于如下代码块： 对于master_din和变量master_dout_reg，两者在组合always块中使用读取，但没有在敏感向量表中，将会导致如下错误： Warning (10235): Verilog HDL Always C 阅读全文
posted @ 2017-09-05 15:51 小翁同学 阅读(1623) 评论(0) 推荐(0)
解决Altera家的ROM仿真数据一直为0
摘要：BUG现象 各种配置都正确，但ROM就是不出数据，输出一直为零。 解决方式 对于rom的仿真，要更改生成的rom文件的一个地方，主要是由于相对路径与绝对路径的问题。 所以最简单的解决方法是把mif文件在仿真工程目录下。 对romip的verilog文件有一个地方需要更改。 当然改完后quartus可 阅读全文
posted @ 2017-09-04 20:02 小翁同学 阅读(882) 评论(0) 推荐(1)
慢腾腾的Quartus prime16.0加快编译速度
摘要：前言 当一个工程反复修改的时候，可能有时候源代码没有更改，为了加快编译速度可以配置quartus一些选项。当然，初次编译的速度是否会提升，未验证。更高级的设计分区以及逻辑锁区提升速度，以后阐述。 流程： 1.打开setting选项： 2.选择编译流程设置： 选择第二项使用全部可用处理器的核，打勾智能 阅读全文
posted @ 2017-08-31 16:20 小翁同学 阅读(2779) 评论(2) 推荐(0)
Quartus prime16.0 与modelsim ae 联调
摘要：前言 quartus和modelsim联调对仿真还是很方便的，当然最好是quartus干综合到烧录的活，modelsim单独仿真。而且ae版的性能比se版差。 流程： 1.配置modelsim ae路径： 我这里是这个路径，根据你自己安装的地方配置路径。 2.打开一个工程并编译通过，写好tb文件。配 阅读全文
posted @ 2017-08-31 16:10 小翁同学 阅读(492) 评论(0) 推荐(0)
Quartus prime 16.0 中通过JTAG固化程序
摘要：前言 下载项目sof文件到开发板中，掉电后会消失；由于开发板有JTAG口，则可以用JTAG固化jic文件到EPCS16芯片中。 流程 1.打开quartus软件并打开convert programming files： 如图示： 2.首先更改文件类型，这里选择jic文件类型，配置器件选择EPCS16 阅读全文
posted @ 2017-08-29 20:49 小翁同学 阅读(1504) 评论(0) 推荐(0)
Quartus16.0如何使用TCL脚本
摘要：前言 TCL脚本语言在EDA工具中使用频繁，本文主要介绍使用TCL脚本文件进行引脚分配，避免手动分配以及分配出错； 流程 1.准备好你的TCL脚本文件，举个栗子（脚本文件内容）： 2.在Quartus软件选择tools下的Tcl Scripts选项： 运行即可； 以上。 阅读全文
posted @ 2017-08-09 16:46 小翁同学 阅读(1603) 评论(0) 推荐(0)