随笔分类 - B_Xilinx工具使用
Xilinx工具，包括vivado\ise
摘要：前言 虽可使用Petalinux进行移植，简单方便，但为了更清楚明白的了解整个流程，还是尝试了一波手动移植。 参考资料 ZYNQ Linux 移植：包含petalinux移植和手动移植debian9 ZYNQ #5 - 从vivado工程开始，从emmc启动Linux_里先森-CSDN博客 流程 对
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摘要：参考：https://blog.csdn.net/q774318039a/article/details/88778669前言从FPGA的PAD到IOB里面的寄存器是有专用布线资源的，而到内部其他寄存器没有专用的布线资源。使用IOB里面的寄存器可以保证每次实现的结果都一样，使用内部其他寄存器就无法保
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摘要：参考：https://forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121前言在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。流程什么是input delay：约定上游芯
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摘要：前言 使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。 有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。 语法：（*use_dsp=“yes”*） 流程 1.编写代码测试，一个乘法器加一个cnt计数器，直接在模块头使用语法规则。 `timescale 1
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摘要：前言 对于xilinx移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。 当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。 可能是内部多个SLR32之间插入了一个寄存器导致多了一拍。 流程 验证位深小于32和位深大于32的移位寄存器可变延迟关系。 （1）配置两
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摘要：前言 在打开vivado在线debu的窗口直接报错： ERROR: [Wavedata 42-472] WCFG parsing ERROR: Fatal Error at file xxx/dev/project_1.hw/hw_1/wave/hw_ila_data_2/hw_ila_data_2
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摘要：前言 编译到最后一步，出现错误：Partial antennas: xx net(s) have a partial antenna. 解决 https://forums.xilinx.com/t5/Implementation/DRC-RTSTAT-2-partially-routed-nets-
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摘要：前言 默认vivado的webtalk貌似是开启的，会收集软件的使用信息。浪费时间，直接关掉。 流程 直接在下述界面中不勾选复选框即可。 以上。
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摘要：参考：https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841645/Solution+Zynq+PL+Programming+With+FPGA+Manager https://blog.csdn.net/weixin_40604731
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摘要：前言 bit文件和ltx文件的信号位宽不匹配问题。用了dont_touch等属性没用。。。 WARNING: [Labtools 27-1972] Mismatch between the design programmed into the device xc7z035 (JTAG device
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摘要：前言 对于包含PS和PL的设计，两者的数据交互PL必然会用到PS端的时钟。 对于FCLK（PS端时钟输入到PL端）的约束，此时钟的基础约束已在IP中产生。以下想约束其异步时钟的时钟组特性。 注意事项：FCLK的名字在综合时不可见，在适配阶段才可见，所以对于约束文件的属性需要选择只在适配阶段有效，否则
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摘要：参考链接 https://blog.csdn.net/dimples_song/article/details/81391615 前言 为了不每次都重新生成block design,避免重复劳动。 可以使用直接复制原始工程的design bd块或者使用tcl脚本生成bd。 流程 复制原始工程的bd文
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摘要：前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please
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摘要：现象 在布线自己写的ddr3压力测试代码时，报如下错误。 [Constraints 18-586]IO constraint DQS_BIAS with a setting of TRUE for cell. [DRC MDRV-1] Multiple Driver Net:Net <const0>
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摘要：前言 EDF文件可以直接导入Vivado，而无需Verilog源文件。 好处： （1） 避免沙雕队友修改源代码，则可以直接提交EDF网表文件。 （2） 避免用户剽窃劳动成果。 （3） 对于无需更改的设计复用，直接用EDF网表会贼方便。 软件版本：Vivado2018.3 流程 生成EDF网表文件 （
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摘要：前言 在某些需求下，数据的位宽后级模块可能不需要原始位宽宽度，需要截位，而某些需求下，需要进行多个数据的合并操作。 在verilog下，截位操作可如下所示： wire [7:0] w_in; wire [3:0] w_out; assign w_out = win[3:0]; 合并操作可如下所示：
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摘要：参考文档 https://www.cnblogs.com/chengqi521/p/7977616.html 前言 对于ZYNQ的开发，顶层一般为PS+PL，而PL一般会封装成顶层，只露出接口。 而PL的子模块一般会用到Vivado提供的IP，如果是把所有PL端的模块直接导入工程，再想拖到block
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摘要：1.添加包含子IP的模块到block design，报错如下所示： 错误的后面提供了解决方法：在tcl命令行中输入如下指令，添加子IP的xci文件即可。 set_property generate_synth_checkpoint 0 [get_files RAM128X16.xci] 参考链接：h
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摘要：前言 Vivado编译生成的Bit文件太大，想要小一点该咋办呢？那么就需要给bit文件瘦身。 流程 直接在约束文件xdc中添加下述语句即可： set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] 未压缩前 压缩后 根据工程不同，还
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摘要：前言 已有的RTL模块怎么添加到原理图中？ 额，这只能添加内部没有使用IP的模块，否则会报错。 流程 （1）添加文件到设计中。 （2）右键文件添加到block design中。 （3）连线即可。 以上。
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