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posted @ 2017-09-22 21:16
小翁同学
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前言 ram这种东西，可以用ip方便，也可以自己写代码描述它。 以下讨论单口ram；8bit*256 流程 1.IP： 使用IP当然是最方便的事情啦，但可移植性差而且可定制性较差。 仿真波形： 2.Verilog描述： 描述就得自己写自己调试代码了，不过写好就是一劳永逸啦。。。 开始写了第一版代码： 阅读全文
posted @ 2017-09-18 20:48
小翁同学
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前言 由于想从局域网同学电脑上偷点小片，又不想用u盘拷贝。所有在同学电脑上打开hfs软件，通过自己电脑ie浏览器（chrome不行报错）下载即可。 流程 1.两台电脑在同一局域网下，在同学电脑上打开hfs软件： 2.添加共享文件夹： 选定文件夹后选择real folder： 3.确保服务开启： 4. 阅读全文
posted @ 2017-09-18 11:30
小翁同学
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1.rom：read only memory 只读存储器 只能读，不能写。 2.ram：random access memory 随机存取存储器 可读可写。 3.fifo：first in first out 先入先出存储器 4.dram：Dynamic Random Access Memory 动 阅读全文
posted @ 2017-09-16 21:29
小翁同学
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摘要：
1.名词解释： FPGA：现场可编程门阵列，一般工艺SRAM（易失性），所以要外挂配置芯片。 CPLD：复杂可编程逻辑器件，一般工艺Flash（不易失）。 ASIC：专用集成电路 SOC：片上系统 SOPC：片上可编程系统 2.Verilog语法类： ①Verilog两大数据类型：一类是线网类型，另 阅读全文
posted @ 2017-09-16 11:44
小翁同学
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前言 竞争冒险在《数字电子技术基础》中有详细的阐述，由于学过很久了，现在再翻开复习复习，总结总结。 在组合电路中，当输入信号改变状态时，输出端可能出现虚假信号（过渡干扰脉冲），这对电路来说是不利的。 在数字电路中，任何一个门电路只要有两个输入信号同时向相反方向变化（由01变成10，或者相反），其输出 阅读全文
posted @ 2017-09-15 12:11
小翁同学
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前言 quartus提供了片内存储器的实时查看与修改，而不用编译工程，很棒。你可以方便的查看到存储器中到底存储了什么东西。 流程 1.打开： 2.主界面： 3.设置jtag项之后，查看即可。 signal抓波看是一致的： 4.修改数据： 写入数据： 5.signaltapII查看数据，可以看到内容已 阅读全文
posted @ 2017-09-14 22:01
小翁同学
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前言 由于逻辑分析仪太贵，altera贴心提供signal tap II来观察输出波形，不过使能signaltap II会占用片内ram，毕竟原理就是把数据采样到ram中再通过jtag口上传到quartus中显示。 流程 1.项目全编译完成后，打开signaltapII： 2.打开默认有一个文件，重 阅读全文
posted @ 2017-09-14 21:52
小翁同学
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前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。 触发 阅读全文
posted @ 2017-09-14 13:44
小翁同学
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Do文件的实质是tcl脚本，本质上是ascii文件。所以扩展名可以任意的，不一定叫xx.do，也可以叫xx.tcl，甚至叫成你的名字也没有关系。看自己喜好，一般取do，不过我喜欢取成tcl，用代码编辑器写的时候有语法高亮，比较好看。 在windows系统下，仿真可以图形界面操作，也可以脚本自动。新手 阅读全文
posted @ 2017-09-14 12:47
小翁同学
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