Doreen的FPGA自留地

【OpenCL入门教程】OpenCL架构四模型——平台模型（三）

摘要：为了统一标准和方便理解，opencl 架构定义了四种模型：平台模型、执行模型、内存模型和编程模型。这4个模型分别描述了系统的不同方面。首先介绍平台模型。平台模型定义了系统的结构，反映的是主机和设备之间的关系。 OpenCL平台通常包括一个主机(Host)和多个OpenCL设备（device）。主阅读全文

posted @ 2021-11-17 12:28 Doreen的FPGA自留地阅读(342) 评论(0) 推荐(0)

【OpenCL入门教程】OpenCL 简介（二）

摘要：根据前面异构计算的概念我们知道异构计算其实是利用与主控机（一般是CPU）不同架构的其他处理器实现计算加速，减轻主机端工作负载，最终提升系统性能。而OpenCL的使命则是为了桥接系统中各个不同的处理器。 OpenCL 是Open Computing Language的缩写，也就是开放计算语言，它为异构阅读全文

posted @ 2021-11-17 12:27 Doreen的FPGA自留地阅读(1340) 评论(0) 推荐(0)

【OpenCL入门教程】异构计算的概念（一）

摘要：大家知道，不同架构的处理器硬件能力各有不同： CPU是标准的多指令单数据流的处理器，它适合逻辑控制以及任务调度 GPU是单指令多数据的处理器，它支持大规模的并行计算，适合图像渲染 DSP是专用的数字信号处理处理器 FPGA对高并行性，低延时的场合特别适合异构计算设备是指在同一个电脑系统中有两种以上阅读全文

posted @ 2021-11-17 12:25 Doreen的FPGA自留地阅读(777) 评论(0) 推荐(0)

【Terasic友晶科技】已经手动aocl program去加载aocx文件了，为何clCreateProgramWithBinary 函数还要加载一次aocx文件？

摘要：在 Terasic 2021年师资培训教材中，第四个实验 opencl实验先手动配置FPGA：aocl program /dev/acl0 bin/vector_add.aocx 然后在主机程序中，又提到要用API函数clCreateProgramWithBinary 还要加载一次aocx文件，这阅读全文

posted @ 2021-11-09 17:38 Doreen的FPGA自留地阅读(211) 评论(0) 推荐(0)

【友晶科技Terasic】用卡诺图化简七段数码管显示的逻辑表达式

摘要：列出真值表后，就可以导出数码管每个段的逻辑表达式，从表中可以知道，当输入b3b2b1b0为0000、0001、0111、1100时，数码管的第6个段h6会被赋值为1。可以借助卡诺图来推导出简化的逻辑表达式，卡诺图怎么看？我们可以看到，在方格的左上角标出了h6，表明这是数码管第6段的卡诺图；在方格阅读全文

posted @ 2021-11-05 14:22 Doreen的FPGA自留地阅读(2389) 评论(0) 推荐(0)

【友晶科技Terasic】DE2i-150 开发板有多少可用的管脚？HSMC上的时钟管脚可作为普通IO用吗？

摘要： DE2i-150开发板共有120个用户可用的管脚，包括GPIO接口的36个I/O管脚（40 pins 除去VCC和 GND 的pin），HSMC接口的84个管脚（79个I/O管脚和5个专用Clock管脚,这79个I/O管脚其中也包括了HSMC_I2C_SCL和HSMC_I2C_SDA两个IO ）。阅读全文

posted @ 2021-10-28 10:44 Doreen的FPGA自留地阅读(617) 评论(1) 推荐(0)

【友晶科技Terasic】解读Nios II IP 的 Reset Vector 和 Exception Vector

摘要： Reset Vector——复位向量Exception Vector——执行向量两个向量地址都存储着程序。 Reset Vector就是当系统reset 时，CPU会跳到 Reset Vector所指定的位址执行，而Exception Vector则是当发生hardware interrupt或s 阅读全文

posted @ 2021-10-27 14:55 Doreen的FPGA自留地阅读(1096) 评论(0) 推荐(0)

【友晶科技Terasic】Avalon-MM slave 为什么 readdata 要在第二个时钟周期才有数据？

摘要：打开自定义IP 的编辑界面，在Signals&Interfaces下面可以看到 Avalon-MM 读写信号波形图如下：读波形：写波形：这里默认设置读等待(Read wait)一个周期，所以数据在第二个时钟周期才会出现在 readdata 线上。这些在FPGA 逻辑里面其实是通过时钟控制阅读全文

posted @ 2021-09-22 16:22 Doreen的FPGA自留地阅读(155) 评论(0) 推荐(0)

友晶科技 Terasic SOC FPGA的板子提供的image 使用了几个核？是CPU0还是CPU1？

摘要：一个FPGA只有一个HPS， ARM (cortex A9)核心只是HPS中的一部分。针对soc 板子友晶官网的 image 都是使用这个图里面的 cpu0 还是cpu1 呢？ dual core的fpga，就都会同時使用2个核。只要CONFIG_SMP 内核配置打开这个，就是支持多核：阅读全文

posted @ 2021-09-22 10:11 Doreen的FPGA自留地阅读(161) 评论(0) 推荐(0)

【友晶科技Terasic】用sopc-create-header-files工具生成 FPGA 硬件地址信息用于与linux 程序交互 generate_hps_qsys_header.sh

摘要： Module 'hps_0' not found in the SOPC Builder system 阅读全文

posted @ 2021-09-18 14:30 Doreen的FPGA自留地阅读(490) 评论(2) 推荐(0)

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