Doreen的FPGA自留地

在windows下make 生成 preloader 时报错（18.1 版本的SOCEDS）

摘要：当在windows下make preloader的时候报错： tar zxf /cygdrive/c/intelFPGA/18.1/embedded/host_tools/altera/preloader/uboot-socfpga.tar.gztar: Error opening archive: 阅读全文

posted @ 2021-02-04 10:13 Doreen的FPGA自留地阅读(715) 评论(0) 推荐(1)

如何升级 sof_to_rbf.bat 文件

摘要：用高版本quartus运行低版本的bat文件报错。使用Quartus 18.1 Lite 运行友晶科技提供的 DE1-SoC_v.5.1.3_HWrevF.revG_SystemCD\Demonstrations\SOC_FPGA\DE1_SOC_Linux_FB\sof_to_rbf.bat文件报阅读全文

posted @ 2021-02-03 14:44 Doreen的FPGA自留地阅读(150) 评论(0) 推荐(0)

用sopc-create-header-files工具产生头文件提示找不到命令

摘要：打开 SoC EDS Command Shell ，然后cd 到DE1-SoC_v.5.1.3_HWrevF.revG_SystemCD\Demonstrations\SOC_FPGA\DE1_SOC_Linux_FB 路径，用sopc-create-header-files工具产生头文件提示找不阅读全文

posted @ 2021-02-03 14:32 Doreen的FPGA自留地阅读(410) 评论(0) 推荐(0)

【友晶科技Terasic】SOC FPGA 开发板的 MSEL 设置探究（sof转rbf时是否被压缩Compression ）

摘要：今天测试 DE1-SOC (http://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=182&No=870&PartNo=4) 的这个image:DE1_SoC_FB.img: 设置msel为01010，阅读全文

posted @ 2021-02-03 10:25 Doreen的FPGA自留地阅读(554) 评论(0) 推荐(0)

自定义IP之 ——为什么.tcl文件拷贝到ip目录下后打不开该IP

摘要：我自己写了个.v 模块，为了设计了一个自定义IP方便以后在qsys里面调用，我通过qsys工具封装成了IP，于是新产生了一个.tcl文件。 IP 的 HDL 文件是保存在工程根目录下的 ip 目录下的对应的 IP 核文件夹下的。而.tcl 脚本文件默认保存在工程根目录下：为了方便移植，我把默认阅读全文

posted @ 2021-01-29 17:45 Doreen的FPGA自留地阅读(253) 评论(0) 推荐(0)

自定义IP 之—— Avalon总线对寄存器的读写

摘要：同一个寄存器，可以设置为可读可写。寄存器基地址一样，通过偏移地址识别。阅读全文

posted @ 2021-01-29 17:14 Doreen的FPGA自留地阅读(272) 评论(0) 推荐(0)

自定义IP之——Avalon MM slave 接口的IP 读数据（readdata）的控制信号read_n是必须的吗？

摘要：在设计 avalon MM slave的 IP 时，我在网络上看了一个资料，以为read_n 信号不是必须的，以为只要chipselect有效就可以将寄存器的值读到readdata端口上：但是对比writedata，需要在write_n信号有效的情况下才能将writedata的数据写入IP寄存阅读全文

posted @ 2021-01-29 15:14 Doreen的FPGA自留地阅读(456) 评论(0) 推荐(0)

Quartus 的 IP catalog 和 Platform Designer（Qsys）的 IP catalog 有什么区别

摘要：这是 Quartus 的 IP catalog：这是Platform Designer（Qsys）的 IP catalog ： Quartus 的 IP 很多是直接RTL code用的，当然也有些是带有 avalon 总线的。qsys里面大多是带总线的，可以通过NIOS 或者hps 控制。另外阅读全文

posted @ 2021-01-29 11:23 Doreen的FPGA自留地阅读(2351) 评论(0) 推荐(0)

Platform Designer（qsys）添加自定义IP时提示错误：Missing connection end (try "Remove Dangling Connections")

摘要： Platform Designer（qsys）添加自定义IP时提示错误：Missing connection end (try "Remove Dangling Connections"), 大家可以看到下面截图里面提示的信号其实明明有连接的：于是我remove掉这个IP，然后再重新添加，问题就阅读全文

posted @ 2021-01-28 15:21 Doreen的FPGA自留地阅读(770) 评论(5) 推荐(0)

Quartus 自定义一个IP核，通过AXI总线被HPS系统控制（未完待续）

摘要：留白。阅读全文

posted @ 2021-01-28 15:13 Doreen的FPGA自留地阅读(332) 评论(0) 推荐(0)

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