2021年9月22日

【友晶科技Terasic】Avalon-MM slave 为什么 readdata 要在第二个时钟周期才有数据？

摘要：打开自定义IP 的编辑界面，在Signals&Interfaces下面可以看到 Avalon-MM 读写信号波形图如下：读波形：写波形：这里默认设置读等待(Read wait)一个周期，所以数据在第二个时钟周期才会出现在 readdata 线上。这些在FPGA 逻辑里面其实是通过时钟控制阅读全文

posted @ 2021-09-22 16:22 Doreen的FPGA自留地阅读(141) 评论(0) 推荐(0)

友晶科技 Terasic SOC FPGA的板子提供的image 使用了几个核？是CPU0还是CPU1？

摘要：一个FPGA只有一个HPS， ARM (cortex A9)核心只是HPS中的一部分。针对soc 板子友晶官网的 image 都是使用这个图里面的 cpu0 还是cpu1 呢？ dual core的fpga，就都会同時使用2个核。只要CONFIG_SMP 内核配置打开这个，就是支持多核：阅读全文

posted @ 2021-09-22 10:11 Doreen的FPGA自留地阅读(151) 评论(0) 推荐(0)

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