2021年2月3日

摘要: 打开 SoC EDS Command Shell ,然后cd 到DE1-SoC_v.5.1.3_HWrevF.revG_SystemCD\Demonstrations\SOC_FPGA\DE1_SOC_Linux_FB 路径, 用sopc-create-header-files工具产生头文件提示找不 阅读全文
posted @ 2021-02-03 14:32 Doreen的FPGA自留地 阅读(418) 评论(0) 推荐(0)
 
摘要: 今天测试 DE1-SOC (http://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=182&No=870&PartNo=4) 的这个image:DE1_SoC_FB.img: 设置msel为01010, 阅读全文
posted @ 2021-02-03 10:25 Doreen的FPGA自留地 阅读(570) 评论(0) 推荐(0)

2021年1月29日

摘要: 我自己写了个.v 模块,为了设计了一个自定义IP方便以后在qsys里面调用,我通过qsys工具封装成了IP,于是新产生了一个.tcl文件。 IP 的 HDL 文件是保存在工程根目录下的 ip 目录下的对应的 IP 核文件夹下的。而.tcl 脚本文件默认保存在工程根目录下 : 为了方便移植,我把 默认 阅读全文
posted @ 2021-01-29 17:45 Doreen的FPGA自留地 阅读(264) 评论(0) 推荐(0)
 
摘要: 同一个寄存器, 可以设置为可读可写。 寄存器基地址一样,通过偏移地址识别。 阅读全文
posted @ 2021-01-29 17:14 Doreen的FPGA自留地 阅读(277) 评论(0) 推荐(0)
 
摘要: 在 设计 avalon MM slave的 IP 时, 我在网络上看了一个资料,以为read_n 信号不是必须的,以为只要chipselect有效就可以将寄存器的值读到readdata端口上: 但是对比writedata,需要在write_n信号有效的情况下才能将writedata的数据写入IP寄存 阅读全文
posted @ 2021-01-29 15:14 Doreen的FPGA自留地 阅读(470) 评论(0) 推荐(0)
 
摘要: 这是 Quartus 的 IP catalog: 这是Platform Designer(Qsys) 的 IP catalog : Quartus 的 IP 很多是直接RTL code用的,当然也有些是带有 avalon 总线的。qsys里面大多是带总线的,可以通过NIOS 或者hps 控制。 另外 阅读全文
posted @ 2021-01-29 11:23 Doreen的FPGA自留地 阅读(2373) 评论(0) 推荐(0)

2021年1月28日

摘要: Platform Designer(qsys)添加自定义IP时提示错误:Missing connection end (try "Remove Dangling Connections"), 大家可以看到下面截图里面 提示的信号其实明明有连接的: 于是我remove掉这个IP,然后再重新添加,问题就 阅读全文
posted @ 2021-01-28 15:21 Doreen的FPGA自留地 阅读(775) 评论(5) 推荐(0)
 
摘要: 留白。 阅读全文
posted @ 2021-01-28 15:13 Doreen的FPGA自留地 阅读(338) 评论(0) 推荐(0)

2021年1月27日

摘要: 今天来分析下 友晶科技 DE1-SOC 的CD 里面的 DE1-SoC__._._.__HWrev_.rev__SystemCD\Demonstrations\FPGA\DE1_SoC_IR 案例的IR 接收的代码。 首先大家要先百度 了解下 NEC IR 协议。 关于DE1-SOC IR 输出的代 阅读全文
posted @ 2021-01-27 09:43 Doreen的FPGA自留地 阅读(669) 评论(0) 推荐(0)

2021年1月22日

摘要: 首先大家要先百度 了解下 NEC IR 协议。 IR 接收的分析参考我后来的博客:https://www.cnblogs.com/DoreenLiu/p/14333437.html ##一、任务描述 今天来分析一下友晶科技 DE1-SOC 的CD 里面的 DE1-SoC__._._.__HWrev_ 阅读全文
posted @ 2021-01-22 14:51 Doreen的FPGA自留地 阅读(416) 评论(0) 推荐(0)