大块头

摘要： dff.v `timescale 1us/1ns module dff ( input logic clk, input logic [3:0] din, output logic [3:0] qout); always @(posedge clk) begin qout <= din; end e 阅读全文

摘要： open-src-cvc 是剑桥大学研究人员开发的开源 Verilog 仿真软件，支持 SDF 时序仿真，采用非 OSI 认证的自定义许可证，允许非商业用途免费使用，但需遵守特定条款。以下是对其的详细介绍： 一、核心功能 SDF 时序仿真：支持全反向标注的 SDF（Standard Delay Fo 阅读全文

摘要： iverilogverilatormagicklayoutngspiceyosysxcircuitirsimopenroad https://github.com/Precision-Innovations/OpenROAD/releasesstagit clone https://github.c 阅读全文

摘要： VMware虚拟机在使用过程中，随着软件和数据的增多，虚拟磁盘占用的硬盘空间会逐渐增大，但删除数据后，却不会自动减小占用的物理硬盘空间 而是继续占用相应大小。如果需要解决上面的问题，就需要收缩wmware虚拟磁盘 sudo /usr/bin/vmware-toolbox-cmd disk list  阅读全文

摘要： 开源 真牛 ！最近在 玩 开源 IC设计软件 。 riscV openroad RTL-> GDSII 24小时 无人值守 自动生成 。牛逼。 0 -> 1 有了 。 1 -> 100 会很快的 。遥遥领先！ 阅读全文

摘要： EECS 151. Introduction to Digital Design and Integrated Circuits Catalog Description: An introduction to digital and system design. The material provi 阅读全文

摘要： Two's Complement Wrap-Around In this section, we give an example showing how temporary overflow in two's complement fixed-point causes no ill effects. 阅读全文

摘要： 门级 gate 7483 阅读全文

摘要： https://blog.eetop.cn/blog-1603034-6961556.html 浅谈芯片设计过程中不同工程师都干了什么？ 热度 37已有 10345 次阅读| 2024-12-27 14:38 |个人分类:杂想|系统分类:芯片设计| 工程师, 芯片, 设计, 验证, DFT 最近有机 阅读全文

摘要： https://www.cnblogs.com/quantoublog/articles/18089793 【教程】windows环境下使用iverilog及qtkwave进行仿真 阅读全文