大块头

摘要： 不允许在可综合的设计代码中使用 Define 来定义参数,应该使用参数 Parameter 来定 义。Define 只用于编写不可综合的仿真测试模块。 verilog代码风格这样规定，有什么优缺点 这种代码风格规定——即“可综合代码用 parameter，仿真代码用 define”——是非常专业且符 阅读全文

摘要： 当你修改了 Quartus 中 .vwf 波形文件的名称后，Quartus 内部的仿真设置（Simulation Settings）和生成脚本往往不会自动更新，仍然指向旧的文件名，从而导致仿真失败。要解决这个问题，你需要手动更新仿真配置。请按照以下步骤操作：🔧 核心解决方法：更新仿真设置这是最直接 阅读全文

摘要： GVIO 是高云半导体自主研发的一款数字信号动态调试工具，可实时监 控和驱动FPGA的内部信号，与在线逻辑分析仪（Gowin Analyzer Oscilloscope，GAO）联合调试时，GVIO提供了更强大的调试环境，此调 试环境可以产生内部信号激励，并且通过GAO工具获得逻辑响应，旨在帮 助用 阅读全文

摘要： Option 2: Install GNU Make via Chocolatey# This method allows you to use make directly in PowerShell or Command Prompt. Prerequisites# Before installi 阅读全文

摘要： Cocotb Tutorials 1. Create a Python Virtual Environment python3 -m venv /path/to/new/virtual/environment 2. Start Virtual Environment shellcommand bas 阅读全文

摘要： dff.v `timescale 1us/1ns module dff ( input logic clk, input logic [3:0] din, output logic [3:0] qout); always @(posedge clk) begin qout <= din; end e 阅读全文

摘要： open-src-cvc 是剑桥大学研究人员开发的开源 Verilog 仿真软件，支持 SDF 时序仿真，采用非 OSI 认证的自定义许可证，允许非商业用途免费使用，但需遵守特定条款。以下是对其的详细介绍： 一、核心功能 SDF 时序仿真：支持全反向标注的 SDF（Standard Delay Fo 阅读全文

摘要： iverilogverilatormagicklayoutngspiceyosysxcircuitirsimopenroad https://github.com/Precision-Innovations/OpenROAD/releasesstagit clone https://github.c 阅读全文

摘要： VMware虚拟机在使用过程中，随着软件和数据的增多，虚拟磁盘占用的硬盘空间会逐渐增大，但删除数据后，却不会自动减小占用的物理硬盘空间 而是继续占用相应大小。如果需要解决上面的问题，就需要收缩wmware虚拟磁盘 sudo /usr/bin/vmware-toolbox-cmd disk list  阅读全文

摘要： 开源 真牛 ！最近在 玩 开源 IC设计软件 。 riscV openroad RTL-> GDSII 24小时 无人值守 自动生成 。牛逼。 0 -> 1 有了 。 1 -> 100 会很快的 。遥遥领先！ 阅读全文