open-src-cvc

open-src-cvc 是剑桥大学研究人员开发的开源 Verilog 仿真软件，支持 SDF 时序仿真，采用非 OSI 认证的自定义许可证，允许非商业用途免费使用，但需遵守特定条款。以下是对其的详细介绍：

一、核心功能

1. SDF 时序仿真：支持全反向标注的 SDF（Standard Delay Format）仿真，适用于 ASIC 和 FPGA 设计，能够准确模拟时序路径中的延迟信息，帮助验证设计是否满足时序要求。
2. 编译型仿真器：作为编译型工具，CVC 在运行速度上具有优势，能够快速完成大规模设计的仿真任务。
3. 开源特性：代码公开透明，用户可根据需求修改或扩展功能，适合学术研究和特定场景的定制化开发。

二、许可证与使用限制

1. 非 OSI 认证许可证：CVC 采用自定义许可证，虽允许非商业用途免费使用，但未通过开源促进会（OSI）的开源定义认证，也不符合 Debian 自由软件指南。
2. 商业用途限制：若需将 CVC 用于商业项目或与闭源软件结合，需联系开发者获取商业许可证。

三、安装与配置

1. 环境检查：通过 checkcvc64（64 位系统）或对应 32 位版本检查编译环境，确保 GCC 和必要库文件已安装。
2. 编译安装：在 src 目录下执行 make -f makefile.cvc64（64 位系统）编译生成可执行文件 cvc64。
3. 环境变量配置：将 cvc64 放入 bin 目录，并在 ~/.bashrc 中添加 export PATH=/path/to/cvc/bin:$PATH，实现命令行直接调用。

四、应用场景

1. 学术研究：高校或研究机构可利用 CVC 进行 Verilog 设计仿真实验，验证算法或电路设计的正确性。
2. 非商业项目：开源硬件项目或个人开发者可免费使用 CVC 完成设计验证，降低开发成本。
3. 时序验证需求：需精确模拟 SDF 延迟信息的场景（如高性能 ASIC 设计），CVC 是可选工具之一。

五、对比其他工具

1. Verilator：开源但缺乏完整 SDF 支持，仅适用于功能仿真。
2. Icarus Verilog：开源但 SDF 支持有限，无法满足复杂时序验证需求。
3. 商业工具：如 ModelSim、VCS 等功能全面，但需付费授权，成本较高。