皮皮祥的博客

摘要： 转自原文：https://www.cnblogs.com/wcat/p/11380847.html 参考资料：逻辑电平设计规范 PECL电平匹配设计指南 CML信号与LVPECL信号的连接 硬件设计:逻辑电平--CML 硬件设计:逻辑电平--ECL/PECL/LVPECL 硬件设计:逻辑电平--LV 阅读全文

摘要： LVPECL:(low voltage positive emitter couped logic) ECL:发射极耦合逻辑是数字逻辑的一种非饱和形式(简称ECL)，它可以消除影响速度特性的晶体管存储时间，因而能实现高速运行。发射极耦合是指电路内的差动放大器以发射极相连接，使差动放大器的输入阻抗高、 阅读全文

摘要： 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Trans 阅读全文

摘要： Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下：1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错 3、for语句在always 外部 阅读全文

摘要： 文章目录 1、always-for 2、 for-always 3、generate_for_always 3.1、generate-always-for 4、for-assign 5、generate-for-assign 6、always@(*)-for 7、for-always@(*) 8、g 阅读全文

摘要： 今天我们要介绍的时序分析概念是clock gate。 clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。如下图所示： 我们经常说的reg2clockgate path的setup和hold检查，就是指：clock 阅读全文

摘要： Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0：逻辑 0 或 “假” 1：逻辑 1 或 “真” x 或 X：未知 z 或 Z：高阻 X表示其值不确定，可能 阅读全文

摘要： 上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 real, 时间time，字符串等,他们本质上也是寄存器类型。 整形integer 整形变量用关键字integer 声明，在声明时不用指定位宽， 阅读全文

摘要： 实验目的：掌握阻塞赋值与非阻塞赋值的区别 1.实验原理： 在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值和阻塞赋值； 其中有两个要点： 1.在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；2.在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路 阅读全文

摘要： 目录 一.task和function说明语句的区别 二.任务（task） 1.任务定义 2.任务调用及变量传递 三.函数（function） 1.函数定义语法 2.函数返回值 3.函数调用 4.函数使用规则 一.task和function说明语句的区别 task和function说明语句分别用来定义 阅读全文