皮皮祥的博客

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摘要： 目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具 阅读全文

摘要： 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌 阅读全文

摘要： AXI4-full协议介绍 AXI4.0-full包含突发控制信号，所以可以进行突发传输，在只指定一次地址后，可以一次传输多达256个数据(数据的宽度取决于带宽)。主要用于往DDR或者OCM中写入大量数据时使用。 信号线详细描述 下面信号包含五个通道的所有信号。其中每个通道都有其自己的双向握手机制信 阅读全文

摘要： AXI4-lite协议介绍 AXI4-lite是AXI4-full的简化版。用于简单、低吞吐量的内存映射通信。主要用于内核和外设寄存器之间的通信。功能类似STM32中外设与CPU之间的通信时使用的协议，比如当访问串口的数据寄存器时，只访问四个字节的数据，所以使用AXI4-lite就特别合适。再比如， 阅读全文

摘要： AXI4.0总线协议简介 Advanced eXtensible Interface (AXI) protocol是有ARM公司提出的高级可扩展接口协议，在AMBA4.0中将其修改升级为AXI4.0。主要包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream这四种。Xil 阅读全文

摘要： 1. 概述 1.1 CMT Xilinx Virtex-5 FPGA根据不同型号分别有1、2、6个时钟管理片（Clock Management Tile，CMT），每个CMT由一个PLL和两个DCM组成。CMT包含专有路由来连接同一个CMT中的DCM和PLL，使用专有路由可以改进时钟路径。CMT如下 阅读全文

摘要： FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计 阅读全文

摘要： 通常CDR协议运行在较高的数据速率和较长的传送距离,因此带来很大的设计挑战。在SERDES(Serializer-Deserializer)应用中,顾名思义, CDR接收晶必须从数据中恢复嵌入的时钟。更准确地说,是从数据信号的交换中*时钟。CDR发送器首先串行发送数据,然后将数据转换成8b/10b编 阅读全文

摘要： 最近学习了解了一些常用的通信协议，整理了一下，分享出来。另外，欢迎各位关注个人公 众号——FPGAer的自我修养，正在更新一些FPGA、Verilog相关的基础知识，期待和同样爱 好FPGA的你相遇。 1.UART UART是异步串行通信口的总称。它所包含的RS232\RS449\RS423等等是对 阅读全文