掌握阻塞赋值与非阻塞赋值的区别
摘要：
实验目的：掌握阻塞赋值与非阻塞赋值的区别 1.实验原理： 在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值和阻塞赋值； 其中有两个要点： 1.在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；2.在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路 阅读全文
posted @ 2022-04-07 09:47 皮皮祥 阅读(2512) 评论(0) 推荐(0)
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