咸鱼IC

摘要： 要求： 用 Verilog 实现 glitch free 时钟切换电路。输入 sel，clka，clkb，sel 为 1 输出 clka，sel 为 0 输出 clkb。 module Change_Clk_Source ( input rst_n, input clk_a, input clk_b 阅读全文

摘要： 一、串并转换 module left_shifter_reg ( input clk , input rst_n , input din , output reg [7:0] dout ); always @(posedge clk or negedge rst_n) begin if(!rst_n 阅读全文

摘要： 一、序列检测发生器 以产生 11010 的序列为例，设计代码如下： 1 module seq_gen( 2 input clk , 3 input reset , 4 output out 5 ); 6 7 reg [4:0] shift ; 8 9 always@(posedge clk or p 阅读全文

摘要： 一、概念 1、浮点数：小数点位置是漂浮不定的。 例如：浮点数运算 1.1 * 1.1 = 1.21，小数点位置发生了变化。 IEEE 754 规定，浮点数的表示方法为： 最高的 1 位是符号位 s，接着的 8 位是指数E，剩下的 23 位为有效数字 M。 2、定点数：小数点的位置是确定的。 例如：定 阅读全文

摘要： 一、同步FIFO 1、代码 1 //************************************************************************** 2 // *** 名称 : sFIFO.v 3 // *** 作者 : xianyu_FPGA 4 // *** 阅读全文

摘要： 要求： 参考时钟 50Mhz，检测时钟为 1-200Mhz，写出Verilog来。 一、设计 1 module clock_test 2 // < 参数 > 3 #( 4 parameter CLK_S_FRE = 31'd50 , // 基准时钟频率值 5 parameter GATE_TIME 阅读全文

摘要： 一、题目 在一个时钟周期内算出输入的13路脉冲信号中，高电平的个数。 二、代码 1 //************************************************************************** 2 // *** 描述 : 在一个时钟周期内算出13路脉冲信号 阅读全文

摘要： 和 DDR2 的设计类似，在 DDR3_burst 的基础上，添加 FIFO，打造一个可以自动读写的 DDR3 控制器，让其能够方便的适用于不同的场合。 一、DDR3_ctrl 1、架构 由架构图可以看出，DDR3_ctrl 模块由写FIFO、读FIFO、DDR3_burst构成，结构比较简单。 2 阅读全文

摘要： 调取的 DDR3 控制器给用户端预留了接口，用于实现对该 IP 核的控制，我们要做的就是利用这些接口打造合适的 DDR3 控制器。在生成 DDR3 IP 核的界面中，可以找到 User Guide 手册，DDR3 的使用将围绕这个手册来展开。 一、接口说明 打开 User Guide 第 90 页， 阅读全文

摘要： 最开始接触一个 IP 核，完全没有头绪的时候，最好的资料就是官方数据手册以及官方提供的例程仿真，这里提供两种方法在调取 IP 核后进行官方仿真。由于官方例程比较难懂，所以只介绍方法，不讲解官方例程的具体实现过程。 一、官方例程仿真_手动法 1、主页面上，选中 Simulation Sources - 阅读全文