摘要：
1、逻辑函数的表示方法 常用的逻辑函数表示方法有逻辑真值表，逻辑函数式，逻辑图，波形图，卡诺图和硬件描述语言等。 2、什么是格雷码？ 在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此 阅读全文
摘要：
1、典型FPGA的开发流程 2、FPGA内部资源包括哪些及作用？ 1)、输入输出单元（IOB） 可编程输入/输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。 2)、可编程逻辑块（CLB） FPGA的基本可编程逻辑单元是由查找表和寄存器组成的 阅读全文
摘要：
1 module Sync_Pulse 2 ( 3 input clka, 4 input clkb, 5 input rst_n, 6 input pulse_ina, //脉冲或电平信号都可以 7 output pulse_outb, //脉冲信号 8 output signal_outb // 阅读全文
摘要：
一、2-4译码器 1 module Decode_2_4 2 ( 3 input [1:0] indata, 4 input enable_n, 5 output reg [3:0] outdata 6 ); 7 8 always @(*)begin 9 if(enable_n == 1'b1) 1 阅读全文
摘要：
一、整数倍拼接 1 module width_change_8to16 2 ( 3 input clk , 4 input rst_n , 5 input a_vld , 6 input [ 7:0] a , 7 output reg b_vld , 8 output reg [15:0] b 9 阅读全文
摘要：
module homework3 ( input clk,rst,load, input [3:0] data_in0,data_in1,data_in2,data_in3,data_in4,data_in5,data_in6,data_in7, output [3:0] data_out0,dat 阅读全文
摘要：
要求： 用 Verilog 实现 glitch free 时钟切换电路。输入 sel，clka，clkb，sel 为 1 输出 clka，sel 为 0 输出 clkb。 module Change_Clk_Source ( input rst_n, input clk_a, input clk_b 阅读全文