咸鱼IC

2020年9月10日

摘要： 1、毛刺信号在器件内部通过连线和逻辑单元时有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变阅读全文

posted @ 2020-09-10 10:03 咸鱼IC 阅读(1314) 评论(0) 推荐(0)

校招基础——锁存器和触发器

摘要：基本概念 1、名词解释锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。触发器（flipflop）是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿行同步的。（钟控D触发器其实就是D 阅读全文

posted @ 2020-09-10 10:01 咸鱼IC 阅读(5158) 评论(0) 推荐(1)

2020年9月9日

校招基础——门电路和加法器

摘要：门电路 1、使用最少数量的两个输入与非门设计3输入与非门？解析：Y=（ABC）’=((AB)’+C’)=(((AB)’)’C)’=((1(AB)’)’C)’，答案就出来了。 2、分别用两个输入的与非门实现OR GATE,AND GATE,画出门级电路。分析：或门，A+B = (A’B’)’=( 阅读全文

posted @ 2020-09-09 22:00 咸鱼IC 阅读(2713) 评论(0) 推荐(1)

校招基础——CMOS管

摘要： 1、CMOS/TTL/ECL电路的比较补充：CMOS和TTL电路的区别是什么？结构：CMOS电路由场效应管，TTL由双极性晶体管构成。电平范围：CMOS逻辑电平范围大（5~15V），TTL只工作在5V以下，因此CMOS噪声容限比TTL大，抗干扰能力强。功耗与速率：CMOS的功耗比TTL小，但阅读全文

posted @ 2020-09-09 21:37 咸鱼IC 阅读(3683) 评论(0) 推荐(1)

校招基础——数电和Verilog

摘要： 1、逻辑函数的表示方法常用的逻辑函数表示方法有逻辑真值表，逻辑函数式，逻辑图，波形图，卡诺图和硬件描述语言等。 2、什么是格雷码？在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此阅读全文

posted @ 2020-09-09 21:03 咸鱼IC 阅读(2794) 评论(1) 推荐(0)

校招基础——FPGA基础

摘要： 1、典型FPGA的开发流程 2、FPGA内部资源包括哪些及作用？ 1)、输入输出单元（IOB）可编程输入/输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。 2)、可编程逻辑块（CLB） FPGA的基本可编程逻辑单元是由查找表和寄存器组成的阅读全文

posted @ 2020-09-09 20:46 咸鱼IC 阅读(3090) 评论(3) 推荐(0)

校招Verilog——单bit跨时钟域（脉冲展宽法-握手法）

摘要：如何处理跨时钟域信号？单bit：（1）双D触发器打拍同步；（只能慢到快）（2）脉冲展宽处理（握手法）；多bit：（1）格雷码+双D触发器打拍；（不推荐）（2）DMUX数据使能选通设计；（FIFO设计）（3）异步握手协议；（效率较低）这里写一下单bit进行跨时钟域的代码设计，如果设计时阅读全文

posted @ 2020-09-09 20:42 咸鱼IC 阅读(7766) 评论(0) 推荐(1)

校招Verilog——译码器

摘要：一、2-4译码器 1 module Decode_2_4 2 ( 3 input [1:0] indata, 4 input enable_n, 5 output reg [3:0] outdata 6 ); 7 8 always @(*)begin 9 if(enable_n == 1'b1) 1 阅读全文

posted @ 2020-09-09 20:40 咸鱼IC 阅读(1199) 评论(0) 推荐(0)

校招Verilog——数据拼接

摘要：一、整数倍拼接 1 module width_change_8to16 2 ( 3 input clk , 4 input rst_n , 5 input a_vld , 6 input [ 7:0] a , 7 output reg b_vld , 8 output reg [15:0] b 9 阅读全文

posted @ 2020-09-09 20:38 咸鱼IC 阅读(3242) 评论(0) 推荐(0)

校招Verilog——冒泡排序

摘要： module homework3 ( input clk,rst,load, input [3:0] data_in0,data_in1,data_in2,data_in3,data_in4,data_in5,data_in6,data_in7, output [3:0] data_out0,dat 阅读全文

posted @ 2020-09-09 20:34 咸鱼IC 阅读(3083) 评论(0) 推荐(0)

人生天地间，忽如远行客。

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