摘要：
1、典型FPGA的开发流程 2、FPGA内部资源包括哪些及作用？ 1)、输入输出单元（IOB） 可编程输入/输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。 2)、可编程逻辑块（CLB） FPGA的基本可编程逻辑单元是由查找表和寄存器组成的 阅读全文
posted @ 2020-09-09 20:46
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摘要：
如何处理跨时钟域信号？ 单bit： （1）双D触发器打拍同步；（只能慢到快） （2）脉冲展宽处理（握手法）； 多bit： （1）格雷码+双D触发器打拍；（不推荐） （2）DMUX数据使能选通设计；（FIFO设计） （3）异步握手协议；（效率较低） 这里写一下单bit进行跨时钟域的代码设计，如果设计时 阅读全文
posted @ 2020-09-09 20:42
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摘要：
一、2-4译码器 1 module Decode_2_4 2 ( 3 input [1:0] indata, 4 input enable_n, 5 output reg [3:0] outdata 6 ); 7 8 always @(*)begin 9 if(enable_n == 1'b1) 1 阅读全文
posted @ 2020-09-09 20:40
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摘要：
一、整数倍拼接 1 module width_change_8to16 2 ( 3 input clk , 4 input rst_n , 5 input a_vld , 6 input [ 7:0] a , 7 output reg b_vld , 8 output reg [15:0] b 9 阅读全文
posted @ 2020-09-09 20:38
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摘要：
module homework3 ( input clk,rst,load, input [3:0] data_in0,data_in1,data_in2,data_in3,data_in4,data_in5,data_in6,data_in7, output [3:0] data_out0,dat 阅读全文
posted @ 2020-09-09 20:34
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摘要：
要求： 用 Verilog 实现 glitch free 时钟切换电路。输入 sel，clka，clkb，sel 为 1 输出 clka，sel 为 0 输出 clkb。 module Change_Clk_Source ( input rst_n, input clk_a, input clk_b 阅读全文
posted @ 2020-09-09 20:33
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