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摘要： ### 1.1.1 基本电流镜 基本电流镜的结构如下图所示，两个晶体管都工作于饱和区，假设晶体管$Q_1$和$Q_2$完全匹配，并忽略晶体管有限输出阻抗的影响，那么$Q_1$和$Q_2$将会因为相同的栅压$V_{gs}$而输出相同的电流。然而如果考虑晶体管有限的输出阻抗，那么有着更大漏源电压的晶体管 阅读全文

摘要： 模拟集成电路设计系列博客——序言 模拟集成电路的书看了不少，但在实际的项目中总感觉差了点意思。思来想去是对于实际的电路模块缺乏了解。遂决定自行整理一下目前项目中所接触过的各类功能电路模块，以偏向于系统和工程导向的目标作为指导，自行撰写一个博客系列。 因此博客内容会省去经典教材中关于器件原理和Layo 阅读全文

摘要： ## 闲聊AI芯片和存算 ### 引言 存算这个领域早在1990就开始被讨论[^1][^2][^3][^4][^5]（最早的建议可以追溯到1970[^6]），当时的主要思路还是停留在怎么把计算的logic和DRAM做到一起，受限于存储器工艺和逻辑工艺的不兼容问题，这方面的研究进展并不是很顺利。同时m 阅读全文

摘要： ## SystemVerilog总结 过了两个月的时间，把这本《SystemVerilog for Design (Edition 2)》基本上读完了。对SystemVerilog也建立了一些认识。 本书一共十二章，除去第一章是比较笼统的介绍，最后两章主要是设计实例以外，第二章到第十章都是很干货的语 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 10 SystemVerilog extends the Verilog language with a powerful interface construct. Interfaces offer a new p 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 9 This chapter presents the many enhancements to Verilog that SystemVerilog adds for representing and worki 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 8 SystemVerilog enables modeling at a higher level of abstraction through the use of 2-state types, enumera 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 7 SystemVerilog adds several new operators and procedural statements to the Verilog language that allow mod 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 6 The Verilog language provides a general purpose procedural block, called always, that is used to model a 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 5 SystemVerilog adds several enhancements to Verilog for representing large amounts of data. The Verilog ar 阅读全文

摘要： ## 数模混合设计的LVS流程 ### 1. 前言 最近项目到了验证环节，在做LVS碰到了一些问题。网络上也没有文章给出完整的解决方案，自己试了一下，踩了一些坑之后基本上搞定了这个问题，现记录流程供学习交流。 整体流程包括：数字模块单独LVS，模拟模块单独过LVS，数字网表反提原理图，顶层数字sym 阅读全文

摘要： 原定5.9提交数据，因为一些原因9号没来得及完成，遂申请延期到12号，但因为一些突发情况，12号的班车也赶不上了。先痛定思痛，对此次失败做如下总结： 1. 管理 时间规划上过度乐观，规划时仅给完整版图预留了一周时间，但实践证明这个时间是完全不够的。考虑到各种可能的突发情况，拼版后还需要检查drc和l 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 4 SystemVerilog User-Defined and Enumerated Types SystemVerilog makes a significant extension to the Verilo 阅读全文

摘要： 0. 前言 去年9月到现在总共做了两次ic的数字部分的开发，第一个设计是一个rfid的逻辑部分，第二个设计是一个多核处理器，我的工作主要是做架构设计以及主体代码的编写，模块代码一般分配给组里的其他研究生做。在做的过程中对一些问题有了反思，主要从工作流，设计约束和代码质量三个角度来做一下总结，希望反思 阅读全文

摘要： ## 数字asic流程实验（EX）VCS+Verdi前仿真&后仿真 ### 1. 前言 写数字asic流程实验系列博客已经过去一年多了，现在也算结束了纯小白的状态，稍微有了一些数字前端开发经验。在老的系列教程里面用的前仿后仿工具还是modelsim，实际上业界主流工具还是功能更强大的VCS和Verd 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 3 SystemVerilog extends Verilog’s built-in variable types, and enhances how literal values can be specified 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 2 SystemVerilog Declaration Spaces Verilog only has limited places in which designers can declare variables 阅读全文

摘要： ## SystemVerilog for Design Edition 2 Chapter 1 Introduction to SystemVerilog: This chapter provides an overview of SystemVerilog. The topics presente 阅读全文

摘要： SystemVerilog for Design Edition 2 Catalog 在之前的工作中感受到了verilog建模的低效性，遂开始接触chisel，systemverilog等其他硬件设计语言。目前硬件设计语言的trend如下所示： Part 10: The 2022 Wilson Re 阅读全文

摘要： 使用python编写了两个优化工作流的小脚本。在前端设计工作时，我的工作流是：初步规划端口（markdown）-> 初步rtl代码设计（verilog）-> 完整rtl代码设计（verilog）-> 输出最终端口（markdown） 所以这里涉及两个可以自动化的步骤，一个是把我用markdown下画 阅读全文