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1位比较器设计 比较器的原理: 大于Great:Li1 = Xi & (~ Yi) 小于 Less:Li2 = ~ Xi & Yi 等于 equal:~ (Xi ^ Yi) Lij第一个表示位数，第二个下标表示大小关系，1大，2小，3相等，当然，当只有一个下标的时候表示大小关系 我手绘的正确的电路图 阅读全文
posted @ 2025-07-12 21:54
Alaso_shuang
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2-4译码器设计 简要介绍：译码器（Decoder）能将二进制代码的特定含义翻译出来，是一类多输入多输出组合逻辑器件，其可以分为：变量译码和显示译码两类。 原理图是这样的: 自己搭图是这样的: 3-8译码器设计 直接用2-4译码器搭就行 原理图是这个样子的: 自己手搭出来是这样的: 低电平译码器LS 阅读全文
posted @ 2025-07-12 20:31
Alaso_shuang
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2选1选择器设计 真值表是这样: s f 0 d0 1 d1 原理图如下: 自己搭的电路，我当时一直不知道使能端可以放在哪里，一直在与门三输入那里徘徊，后来我想到你enable = 1的时候输入端输入什么值都不变，于是我直接想到在最后结果那里装上enable即可！也就是直接在或门加一个输入口，让en 阅读全文
posted @ 2025-07-12 18:26
Alaso_shuang
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半加器的设计 描述的是一位二进制加法，具体形式真值表如下: A B S Cin 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 综上可知:当A = 1,B = 1时，得到Sum = 0,Cin = 1;A = 0 ,B = 0,S = 0,Cin = 0，其他的情况全是S = 1的情 阅读全文
posted @ 2025-07-12 11:21
Alaso_shuang
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摘要：
verilog描述模块逻辑 数字逻辑电路以模块（module）的形式定义 语法： module xxx; endmodule 标识符的命名规则 1.以字母开头 2.可以包含任何字母和数字以及下划线_、美元符号$ 3.区分大小写 verilog模块端口描述 电路模块的端口：一个电路模块有输入和输出信号 阅读全文
posted @ 2025-07-12 10:55
Alaso_shuang
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