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2025年12月25日
Linux下的SVN归档操作(仅针对内容的归档操作)
摘要: 假设要归档的SVN路径:svn://1.1.1.1/My_Project 假设本地工程路径:/users/my/projects/prj1 我们需要将本地的工程归档到SVN路径下的prj1文件夹内,可以通过如下两种方式进行归档: 方式一:使用import命令 (1)首先在svn://1.1.1.1/
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posted @ 2025-12-25 16:55 不好说话甄
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2025年12月21日
GVIM和Linux随笔
摘要: GVIM 1、快速跳转至某文件的快捷键 当文件中存在某文件的路径时,光标停在该文件路径上,按"gf"即可打开该文件。按"Ctrl+^"即可返回原文件。 "Ctrl+^"只能在当前文件和前一文件来回切换。如果"gf"了多级文件,可以通过"Crl+o"逐级返回前一文件。 2、将Tab改为4个空格 修改用
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posted @ 2025-12-21 10:41 不好说话甄
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2024年7月14日
Verilog有符号数、无符号数之间的赋值与运算
摘要: 赋值 高位宽向低位宽赋值,直接截取低位进行赋值,不存在高位补全的问题。 低位宽向高位宽赋值,存在高位补全问题,规则如下: 有符号数向无符号数赋值:高位扩充有符号数的符号位; 有符号数向有符号数赋值:高位扩充有符号数的符号位; 无符号数向无符号数赋值:高位扩充0; 无符号数向有符号数赋值:高位扩充0;
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posted @ 2024-07-14 16:53 不好说话甄
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2023年12月16日
Verilog的可综合和不可综合
摘要: 1、所有综合工具都支持的结构 module、endmodule input、output、inout parameter、wire、reg、integer、tri、supply0、supply1 assign always、negedge、posedge begin、end case、default
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posted @ 2023-12-16 10:49 不好说话甄
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2023年8月26日
数字IC验证
摘要:
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posted @ 2023-08-26 09:10 不好说话甄
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2023年8月25日
数字IC设计中用到的EDA工具
摘要: 仿真验证工具:Cadence的Incisive、Synopsys的VCS、Mentor的QuestaSim 逻辑综合工具:Cadence的Gneus、Synopsys的Design Compiler(DC) 形式验证工具:Cadence的Conformal、Synopsys的Formality 静态
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posted @ 2023-08-25 17:05 不好说话甄
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2023年7月15日
有符号二进制的乘法
摘要: 101=-3(补码表示) 011=3 -3×3=-9=101×011=110111(-9的补码形式) 110111这个结果是如何得到的呢? 因为101和011都为3位二进制,他们两个相乘会得到3+3位二进制结果。这两个带符号二进制数进行乘法时,首先要将这两个二进制数的高位用符号位补齐到结果位宽,也就
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posted @ 2023-07-15 11:07 不好说话甄
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2023年7月12日
多时钟切换电路
摘要:
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posted @ 2023-07-12 20:49 不好说话甄
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上升沿触发的D触发器电路结构图(一眼就能看懂)以及触发器为什么要有建立时间和保持时间要求
摘要: 当clk为低电平时,主D锁存器的两个与门的~clk为高电平,与门打开,主D锁存器的输出随输入D变化,而从D锁存器的两个与门的clk为低电平,与门输出始终为0,从D锁存器的输出保持不变。 当clk为高电平时,与clk为低电平时情况刚好相反,主D锁存器保持不变,从D锁存器输出为主D锁存器输出值。 电路整
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posted @ 2023-07-12 20:26 不好说话甄
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时钟约束及建模
摘要: # 时钟的属性 **时钟偏移(skew):**时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜。 **时钟抖动(jitter):**相对于理想时钟
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posted @ 2023-07-12 19:42 不好说话甄
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