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摘要： 当clk为低电平时，主D锁存器的两个与门的~clk为高电平，与门打开，主D锁存器的输出随输入D变化，而从D锁存器的两个与门的clk为低电平，与门输出始终为0，从D锁存器的输出保持不变。 当clk为高电平时，与clk为低电平时情况刚好相反，主D锁存器保持不变，从D锁存器输出为主D锁存器输出值。 电路整 阅读全文

摘要： # 时钟的属性 **时钟偏移(skew):**时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜。 **时钟抖动(jitter):**相对于理想时钟 阅读全文