摘要： 赋值 高位宽向低位宽赋值，直接截取低位进行赋值，不存在高位补全的问题。 低位宽向高位宽赋值，存在高位补全问题，规则如下： 有符号数向无符号数赋值：高位扩充有符号数的符号位； 有符号数向有符号数赋值：高位扩充有符号数的符号位； 无符号数向无符号数赋值：高位扩充0； 无符号数向有符号数赋值：高位扩充0； 阅读全文

摘要： 1、所有综合工具都支持的结构 module、endmodule input、output、inout parameter、wire、reg、integer、tri、supply0、supply1 assign always、negedge、posedge begin、end case、default 阅读全文

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摘要： 仿真验证工具：Cadence的Incisive、Synopsys的VCS、Mentor的QuestaSim 逻辑综合工具：Cadence的Gneus、Synopsys的Design Compiler(DC) 形式验证工具：Cadence的Conformal、Synopsys的Formality 静态 阅读全文

摘要： 101=-3（补码表示） 011=3 -3×3=-9=101×011=110111（-9的补码形式） 110111这个结果是如何得到的呢？ 因为101和011都为3位二进制，他们两个相乘会得到3+3位二进制结果。这两个带符号二进制数进行乘法时，首先要将这两个二进制数的高位用符号位补齐到结果位宽，也就 阅读全文

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摘要： 当clk为低电平时，主D锁存器的两个与门的~clk为高电平，与门打开，主D锁存器的输出随输入D变化，而从D锁存器的两个与门的clk为低电平，与门输出始终为0，从D锁存器的输出保持不变。 当clk为高电平时，与clk为低电平时情况刚好相反，主D锁存器保持不变，从D锁存器输出为主D锁存器输出值。 电路整 阅读全文

摘要： # 时钟的属性 **时钟偏移(skew):**时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜。 **时钟抖动(jitter):**相对于理想时钟 阅读全文

摘要： # 笔记4语法学习的经验之谈 可综合的语法：可实现硬件电路的语法 行为级语法：不能够实现硬件电路却常常可作为仿真验证的高层次语法 # 笔记9复位设计 上升沿触发的D触发器内部电路结构 ![image](https://img2023.cnblogs.com/blog/3128303/202307/3 阅读全文