Verilog的可综合和不可综合

1、所有综合工具都支持的结构
module、endmodule
input、output、inout
parameter、wire、reg、integer、tri、supply0、supply1
assign
always、negedge、posedge
begin、end
case、default
for、if、generate
function
and、nand、or、nor、xor、xnor、buf、not、bufif0、bufif1、notif0、notif1
instantitation(实例化语句)、operators(各种操作符，比如+、-、&、|等等)

2、所有综合工具都不支持的结构
fork、join、initial、$finish、time、defparam、delays、UDP(用户自定义元语)、wait

3、有些工具支持有些工具不支持的结构
casex、casez、wand、triand、wor、trior、real、disable、forever、arrays、memories、repeat、task、while