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摘要： 记录一次调FPGA时序的简单过程 - 知乎 (zhihu.com) 加一对非门可能会被优化掉 加一级寄存器改变布局布线后可能组合逻辑会变长，解决hold违例 阅读全文

摘要： 晶体管的作用就是大致就是一个开关，在电流或者电压的控制下进行开和关 (1条消息) IC基础知识（一）CMOS器件_Andy_ICer的博客-CSDN博客_cmos器件 MOS搭建非门等: mos管的非门与与非门 - 知乎 (zhihu.com) 阅读全文

摘要： 一个Verilog技巧 - 知乎 (zhihu.com) verilog中关于+：和-：的位选操作_leehyfer_新浪博客 (sina.com.cn) 阅读全文

摘要： 【基本知识】verilog中 `define 的使用 - 要努力做超人 - 博客园 (cnblogs.com) 阅读全文

摘要： “这个翻转的bit可能会给synchronizer的第一级引入metastable，但是最后synchronizer的输出无非就是保持前值或者是更新后的值” 这个我想插一句题外话问个小问题。 比如我想把单比特的1'b1 跨时钟域传递，肯定是用两个或者三个寄存器打一下，但是比如第一级寄存器每次在亚稳态 阅读全文

摘要： show_schematic [get_cells dac_spi_i0/bit_cnt[4]_i_4] 阅读全文

摘要： 在写干扰识别模块的时候按照如图写法发现计数器不对 后改为-12‘d2048就可以 左边定义12位，右边-'d2048默认32位，因此出现问题。 阅读全文

摘要： Verilog中的生成块应该怎样理解? - 与非网 (eefocus.com) 当写下if等判断逻辑代码时，意思是希望这些“if”逻辑最后会变成电路。而generate if是告诉综合器：除非满足某条件才将以下代码综合为电路。换句话说，如果generate if的条件不满足，那么这段纸面代码会被综合 阅读全文

摘要： 给“小白”图示讲解OFDM的原理_码懂的技术博客-CSDN博客_ofdm原理 子载波间隔Δf既确定了子载波本身(即上图中第一排的两个图)，又确定了待发信号的传输时间(即上图中第二排的两个图中信号的宽度)，从而决定了信号频谱的主瓣宽度以及旁瓣为0的位置 ofdm信道估计： OFDM学习笔记（四）（信道 阅读全文

摘要： 这很简单。每天你都会记或多或少的单词。我们不妨假设记忆和遗忘是一个连续的过程，并把t时刻新记的单词设为f(x)。比如说你昨天的8:25新记了1.5个单词，f(8.25)就等于1.5。另外，我们都知道记过单词会遗忘，遗忘的速度遵循艾宾浩斯曲线，我们设这个艾宾浩斯函数为g(x)。比如你现在记住了1个单词 阅读全文