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Verilog中的生成块应该怎样理解? - 与非网 (eefocus.com)

 

当写下if等判断逻辑代码时，意思是希望这些“if”逻辑最后会变成电路。而generate if是告诉综合器：除非满足某条件才将以下代码综合为电路。换句话说，如果generate if的条件不满足，那么这段纸面代码会被综合器直接忽略。两者有本质不同。