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2021年11月22日
FIFO IP核
摘要: 大概讨论: xilinx FIFO的使用及各信号的讨论 - 与非网 (eefocus.com) fifo ip各端口详细说明: vivado的FIFO IP核_Neo的战斗部-CSDN博客_fifo ip核 IP核之FIFO_闵小白的博客-CSDN博客 fifo介绍及fifo IP核使用(附完整工程
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posted @ 2021-11-22 11:03 xkxxxxzzz
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2021年11月8日
逻辑电路设计经验/规范
摘要: 很经典,逻辑电路设计经验(转) - 略过天涯 - 博客园 (cnblogs.com)
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posted @ 2021-11-08 12:09 xkxxxxzzz
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跨时钟域处理方法总结
摘要: 跨时钟域处理方法总结--最终详尽版 - love小酒窝 - 博客园 (cnblogs.com)
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posted @ 2021-11-08 10:31 xkxxxxzzz
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2021年11月1日
verilog高扇出及解决办法&&时钟歪斜
摘要: 当指某一信号高扇出时,是指该信号被后面多个模块使用。具体扇出多少算是高扇出,这跟时钟频率有关系,时钟频率越高,所允许的扇出数越低。 影响:高扇出的直接影响就是net delay 比较大,影响时序收敛。 改进:高扇出常用的三种改进方法: 1.复制寄存器 2.max_fanout 属性 3.复位信号可使
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posted @ 2021-11-01 21:29 xkxxxxzzz
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verilog时序相关整理
摘要: Vivado时序收敛技术(二) 时序违例的根本原因及解决方法_zhanghaijun2013的博客-CSDN博客 时序优化方法和引起时序违例的若干问题_u010879745的博客-CSDN博客 vivado时序出错的解决方法_kunerexia的博客-CSDN博客_vivado时序不满足怎么办
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posted @ 2021-11-01 19:21 xkxxxxzzz
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