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verilog负数不加位宽问题
在写干扰识别模块的时候按照如图写法发现计数器不对
后改为-12‘d2048就可以
左边定义12位,右边-'d2048默认32位,因此出现问题。
posted @
2022-01-09 11:59
xkxxxxzzz
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