2021年12月29日
generate
摘要： Verilog中的生成块应该怎样理解? - 与非网 (eefocus.com) 当写下if等判断逻辑代码时，意思是希望这些“if”逻辑最后会变成电路。而generate if是告诉综合器：除非满足某条件才将以下代码综合为电路。换句话说，如果generate if的条件不满足，那么这段纸面代码会被综合 阅读全文
posted @ 2021-12-29 11:25 xkxxxxzzz 阅读(132) 评论(0) 推荐(0)