摘要：https://blog.csdn.net/u014333269/article/details/80541933 1.File-->Input-->DXF 2.选择所要导入的DXF文件，单位选择mm，勾选右边的两项 选择Edit/View layers，弹出下面的界面。 3.首先勾选Select
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摘要：转载于：http://www.cnblogs.com/wanglinsheng/p/5823406.html 晶振要尽量靠近IC，且布线要较粗
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摘要：https://jingyan.baidu.com/article/e52e36154467e940c60c5187.html 1. 可以加入公司的Logo图片和公司名称等文本信息，来声明原理图的所有权。 我们可以在OrCAD自带的标题栏模板的基础上进行修改来新建自己的标题栏模板，这样可以减少工作量
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摘要：ORCAD都有off page connector ，我见过许多别人做的原理图中，每一个off page connector 后面都加上一个页码，比如1，2...表示连接到哪一页里？我看了好久不知道怎么加上去的。 Cadence_16.2： 1、选中.dsn文件（工程文件）， 2、执行tools菜单
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摘要：https://blog.csdn.net/yyw_0429/article/details/82564260 应该已经完成原理图绘制和元件封装设计了。接下来要做的工作是将Orcad绘制的原理图转成网表，输入到allegro中，进行PCB设计。 Orcad是一个强大的并且好用的原理图绘制软件，生成的
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摘要：http://blog.sina.com.cn/s/blog_96a11ddf0101mk9w.html 1. 加载网络表及板框 在Allegro中導入Netlist File-Inport-Logic... (作用:用來指定所建封裝間的邏輯連接關系; 確保焊盤,過孔的層數與板層相同; 確保封裝引腳
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摘要：在使用DXP的时候，不存在网表导入等问题，大多数的行为已经是软件自动完成了，但是在Allegro中却不行，需要自己手动来完成。注意在绘制电路板的时候，要先确定绘制区域，以及各个层的状况，边界，安装孔等，都不是随意的来修改。 网表的生成，首先要重新编辑元件编号，先选择dsn文件，然后选择Tools -
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摘要：1、多张Page页面时，信号的连接 对于较复杂的设计，一般都会将整个设计细分成各个模块来设计，以便于阅读和管理，这时就会用到多张Page页面。在Capture CIS中，用于信号连接的有三种：网络标号、Hierarchical Port、Off-Page Connector。它们的应用场合各不相同，
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摘要：在win7下装了Cadence SPB 16（16.2和16.3都装过，现在用16.3），发现在使用PCB Editor时，选定器件、连线等均显示不正常，不刷新（本人的显卡是X3100）。除了PCB Editor，其他组件都能正常使用。刚开始怀疑是Cadence与win7不兼容，但是查看Cadenc
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摘要：在平坦式电路图中： 同一张page中只需要使用网络名Net Alias就可以连接； 在不同的page中需要使用place off-page connector来连接； 用place port也可以连接不同page的网络，但必须把port属性设置一样，例如都为input或者output，否则肯定出错。
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摘要：1、快捷键 P - S 放置文字， 按TAB键改属性 2、将文字“.legend”放于板边，这样生成GERBER文件后 钻孔尺寸就会在“.legend”的地方列表出来。 3、PCB生成Gerber文件，网上有教程。结果如下 CAM文件的截图 GD1层截图
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摘要：转载于：http://blog.51cto.com/8139289/2095832 接ORCAD16.6中原理图DRC检查（上） 上次说了电气规则，下面接着说物理规则。 参考了http://blog.sina.com.cn/s/blog_e0ae98f10101fhg1.html； 5、物理规则 c
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摘要：转载于：http://blog.51cto.com/8139289/2095831 在做原理图的时候，差点犯了个致命问题，本该是同一网络的net，结果两边的net名字不一致，幸好被老大发现了，要不然就报废了。 于是乎就去折腾下 DRC 检查的功能，以前也没用过。 好了打开 DRC 检查的菜单步骤：
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摘要：1、 定义 DDR:Double Data Rate 双倍速率同步动态随机存储器
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摘要：转载于：http://blog.sina.com.cn/s/blog_6c0bffa90102w4dm.html
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摘要：有好几个同事问我cadence之capture中关于保存元器件封装的问题。 本文引用地址：http://www.eepw.com.cn/article/263538.htm 我们知道，封装库的管理是非常重要的事情，是我们所有工程设计的基础，封装库有一丁点的错误，可能辛苦几个月的设计就白费了，比如：电
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摘要：（1） 参考datasheet.和demo板的设计。 （2） 电容的阻抗与谐振频率与去耦 1）电容去耦原理：电容在频率升高到谐振点之前，随着频率升高，阻抗降低，这就给高频噪声提供了一个低阻抗的泄放途径，剩下的低频能量就不足以发射出去了。 2）常用电容： 0.1uF和0.01uF电容是当今高速电路中最
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摘要：转载于： http://blog.sina.com.cn/s/blog_66da2afc0101a4ft.html 1.如何在allegro中取消花焊盘(十字焊盘) set up->design parameter ->shape->edit global dynamic shape paramet
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摘要：转载于：http://www.eefocus.com/xfire/blog/15-08/318634_490cd.html 我们经常在教科书上或者IC原厂的PCB设计指南里看到，在layout的最后，我们应当对PCB的外层进行铺铜处理，即用良好接地的铜箔铺满PCB空白区域。 在PCB外层覆铜的好处如
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摘要：转载于: https://blog.csdn.net/sy_lixiang/article/details/12686411 1.使用Export Selection。使用它将常用的如3.3V的电源电路，串口电路，24C01的EEPROM等常用的电路保存为模块，使以后在不同的项目中直接拖入相应的电路
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