PCB - 文章分类 - Red_Point

[Hspice仿真] 用Hspice通过S2ibs转换器得到IBIS模型的问题，请高手指教！

摘要：已知：我用的是S2ibis3_v1_1转换器，而安装的JAVA版本是j2sdk1.4.2，Hspice是Hspice_A-2008.03，在安装完毕后我对环境变量做了如下修改： PATH=C:\j2sdk1.4.2\bin path=C:\synopsys\Hspice_A-2008.03\BIN 阅读全文

posted @ 2025-06-14 18:58 Red_Point 阅读(38) 评论(0) 推荐(0)

17.4降版失败？简单修改搞定！

摘要：17.4降版失败？简单修改搞定！今天尝试使用降版本工具将一个17.4格式的文件转换为16版本，但遭遇了失败。查看日志后发现，问题出在焊盘不支持16版本。于是，我使用17.4版本打开了该文件，并找到了报错的焊盘，它是一个带有倒角的矩形，而16版本不支持这种形状。为了解决问题，我将报错的焊盘从倒角矩形修阅读全文

posted @ 2025-05-01 10:16 Red_Point 阅读(86) 评论(0) 推荐(0)

在PCB上盗铜的艺术

摘要：https://www.mr-wu.cn/art-of-copper-thieving-in-printed-circuit-board/ 初代的ihpone的开发板图片啥意思，难道老wu要教唆大家剑走偏锋？打工是不可能打工的了？其实老wu这里说的盗铜，指的是 Copper Thieving啦。阅读全文

posted @ 2024-03-22 14:34 Red_Point 阅读(316) 评论(0) 推荐(0)

ALLEGRO中TIMING vision功能（不符合长度要求按不同颜色显示，便于查看）

摘要：http://www.linelayout.com/bbs/html/2020316/14874.htm 辅助设计的，板子上有时序,相位要求的，可以用此功能，方便的进行设计，检查。主要是给参考线，已经等长的，还没有等长的线显示不同颜色。比如DDR绕线，查分对等长，操作是选择route-timing 阅读全文

posted @ 2023-12-09 15:59 Red_Point 阅读(1386) 评论(0) 推荐(0)

详解Allegro 16.6 3d显示功能(和文档里讲的不同)

摘要：https://www.bilibili.com/read/cv6666331/ 一、准备工作 1、软件版本要求本操作是针对Allegro 16.62 (SHF2)及以上版本软件。 2、 3d模型可预先到专业的3d Step 模型下载网站上下载相应的3d模型。如：http://www.3d 阅读全文

posted @ 2023-09-06 22:26 Red_Point 阅读(1617) 评论(0) 推荐(0)

利用Cadence Allegro强大的功能节省您调丝印的时间

摘要：https://www.mr-wu.cn/li-yong-cadence-allegro-qiang-da-de-gong-neng-jie-sheng-nin-tiao-si-yin-de-shi-jian/ 调丝印、拉等长、撩妹是老wu的工作日常，? 现在，随着Cadence Allegro 新阅读全文

posted @ 2022-10-25 18:03 Red_Point 阅读(1488) 评论(0) 推荐(0)

Altium Designer转Cadence方法(还没试)

摘要：个人总结的Altium Designer转Cadence方法1. 版本： Altium Designer：2020 Cadence：17.2 2. 原理图转换：（1）将AD原理图文件另存为ASCII文件，如下图所示。 2）将保存的ASCII文件导入到cadence orcad capture，如下阅读全文

posted @ 2022-10-06 11:51 Red_Point 阅读(4552) 评论(0) 推荐(0)

禁止Altium designer（其他软件同样适用）联网的配置操作

摘要：https://blog.csdn.net/qq_23957035/article/details/82492093 1、打开控制面板→系统和安全→Windows defender防火墙，找到高级配置 2、在高级配置中分别设置出站规则和入站规则，如下下操作（仅示范入站规则的操作，出站规则相同）。阅读全文

posted @ 2022-10-04 16:18 Red_Point 阅读(2021) 评论(0) 推荐(0)

Allegro-58条使用技巧

摘要：allegro-58条使用技巧1.鼠标设定: 在ALLEGRO视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便：控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预阅读全文

posted @ 2021-06-27 18:38 Red_Point 阅读(1273) 评论(0) 推荐(0)

信号完整性设计中的5类典型问题

摘要：http://www.sig007.com/Knowhow/92.html 今天咱来扒一扒工程设计中关于信号完整性的那点事，Bala一下工程设计中常遇到的5类典型问题。没有因为这些纠结过的，应该还没开始做SI设计。相信在一线摸爬滚打的工程狮看了会有共鸣！第1类问题：必须依靠仿真的问题有些问题，阅读全文

posted @ 2020-05-15 17:08 Red_Point 阅读(856) 评论(0) 推荐(0)

降低PCB设计风险的三点技巧

摘要：http://www.sig007.com/Culture/43.html PCB设计风险在PCB设计过程中如果能提前预知，提前进行规避，PCB设计成功率会大幅度提高。很多公司评估项目的时候会有一个PCB设计一板成功率的指标。提高一板成功率关键就在于信号完整性设计。目前的电子系统设计，有很多产品方阅读全文

posted @ 2020-05-15 16:50 Red_Point 阅读(326) 评论(0) 推荐(0)

Min/Max Propagation（绝对等长规则：Min/Max Propagation）

摘要：转载于：https://blog.csdn.net/woshizzai/article/details/80333801 PROPAGATION_DELAY： PROPAGATION_DELAY这个设定主要用来对Net绝对长度的设定,如要求设定一组Net的长度要在Min Mil到 Max Mil之间阅读全文

posted @ 2019-12-10 21:59 Red_Point 阅读(693) 评论(0) 推荐(0)

关于以太网口差分对layout的疑问 (cadence 静态相位检查的理解：static sphase 和仿真频率有关，即和信号频率有关系的？？？？ )

摘要：画千兆以太网接口，有4组差分对，每对静态相位误差设置的是5mil；同时这几组差分对相互之间有等长约束。粗略的连好之后准备绕线，现有如下问题：1.如何绕线使静态相位误差符合要求？目前我使用Delay tune指令，在单线模式下对其中一根线绕1倍线宽间距的蛇形走线。就像这样：这样操作可以吗？2.上述操阅读全文

posted @ 2019-12-10 11:54 Red_Point 阅读(3327) 评论(0) 推荐(0)

Allegro16.6 中Static Phase和Relative Propagation Delay的区别 ; Dynamic Phase:动态相位检查;Static Phase Tolerance 这个约束设置了两根差分线之间的差值；ＳPhase窗口；

摘要：原文链接：https://blog.csdn.net/LIYUANNIAN/article/details/83514165 一. 目录 1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0 2. 使用Static Phase约束差分线TX+_GP0 阅读全文

posted @ 2019-12-09 22:08 Red_Point 阅读(8078) 评论(0) 推荐(0)

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