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2024年5月2日
SystemVerilog -- 2.6 Data Types ~ SystemVerilog Packed Arrays
摘要： SystemVerilog Packed Arrays SystemVerilog 中有两种类型的数组- packed array 和 unpacked array。 packed array用于引用在变量名称之前声明的维度。 bit [3:0] data; // Packed array or v 阅读全文
posted @ 2024-05-02 17:58 松—松 阅读(138) 评论(0) 推荐(0)
SystemVerilog -- 2.5 Data Types ~ SystemVerilog Arrays
摘要： SystemVerilog Arrays SystemVerilog 在通过不同类型的数组构建复杂的数据结构方面提供了很大的灵活性。 静态阵列 动态阵列 关联数组 队列 Static Arrays 静态数组是指其大小在编译时间之前已知的数组。在下面显示的示例中，声明了一个8位宽的静态数组，为其分配了 阅读全文
posted @ 2024-05-02 17:20 松—松 阅读(41) 评论(0) 推荐(0)
SystemVerilog -- 2.4 Data Types ~ SystemVerilog Enumeration
摘要： SystemVerilog Enumeration 枚举类型定义一组命名值。在以下示例中，light_*是一个枚举变量，可以存储三个可能的值（0，1，2）之一。默认情况下，枚举列表中的第一个名称获取值0，以下名称获取增量值（如1和2）。 enum {RED, YELLOW, GREEN} light 阅读全文
posted @ 2024-05-02 16:52 松—松 阅读(245) 评论(0) 推荐(0)
2024年4月29日
SystemVerilog -- 2.3 Data Types ~ SystemVerilog Strings
摘要： SystemVerilog Strings What is a SystemVerilog string ? 数据类型是有序的字符集合。变量的长度是集合中的字符数，这些字符数可以具有动态长度，并且在模拟过程中会发生变化。字符串变量表示字符串的方式与字符串文本不同。使用变量时不会发生截断。string 阅读全文
posted @ 2024-04-29 21:46 松—松 阅读(106) 评论(0) 推荐(0)
SystemVerilog -- 2.2 Data Types ~ Signed integers,byte
摘要： SystemVerilog 'integer' and 'byte' 除了 verilog 支持的所有数据类型外，SystemVerilog 还具有许多其他2-state的数据类型。现代testbench中最常用的数据类型是bit、int、logic和byte。 integer 整数是没有小数部分的 阅读全文
posted @ 2024-04-29 21:34 松—松 阅读(126) 评论(0) 推荐(0)
2024年4月28日
SystemVerilog -- 6.5 Interface ~ Clocking Block Part II
摘要： SystemVerilog Clocking Block Part II 时钟模块允许在指定的时钟事件对输入进行采样并驱动输出。如果提到时钟模块的输入skew,则该模块中的所有输入信号都将在时钟事件之前以skew时间单位进行采样。如果提到时钟模块的输出skew，则该模块中的输出信号都将在相应的时钟事 阅读全文
posted @ 2024-04-28 21:48 松—松 阅读(526) 评论(0) 推荐(0)
2024年4月27日
SystemVerilog -- 6.4 Interface ~ Clocking Blocks
摘要： SystemVerilog Clocking Blocks 默认情况下，模块端口和接口不指定信号之间的任何时序要求或同步方案。在clocking和endclocking之间定义的时钟块正是这样做的。它是与特定时钟同步的信号集合，有助于指定时钟和信号之间的定时要求。 这将允许测试编写者更多地关注事务， 阅读全文
posted @ 2024-04-27 09:35 松—松 阅读(435) 评论(0) 推荐(0)
2024年4月26日
SystemVerilog -- 6.3 Interface ~ Modports
摘要： 在接口中定义带有方向的modport列表，以对模块内的接口访问施加某些限制。关键字指示方向的声明方式与模块内部一样。 Syntax modport [identifer] ( input [port_list], output [port_list] ); 下面显示的是接口myInterface的定 阅读全文
posted @ 2024-04-26 17:50 松—松 阅读(544) 评论(0) 推荐(0)
2024年4月19日
SystemVerilog -- 6.2 Interface Bundles
摘要： Introduction涵盖了对接口的需求，如何实例化接口并将其与设计连接起来。设计有两种编写方式： 通过使用现有接口名称专门使用该接口 通过使用可以将任何接口传递到的泛型接口句柄 显然，当接口定义更新到具有不同名称的较新版本时，泛型方法效果最佳，并且需要支持使用它的旧设计。 Example usi 阅读全文
posted @ 2024-04-19 15:13 松—松 阅读(56) 评论(0) 推荐(0)
2024年4月18日
SystemVerilog -- 6.1 Interface ~ Introduction
摘要： SystemVerilog Interface Intro SystemVerilog 允许我们将多个信号组合在一起，并将它们表示为单个端口。所有这些信号都可以在一个地方声明和维护，并且易于维护。Interface 中的信号由 Interface 实例句柄访问。 Syntax Interface b 阅读全文
posted @ 2024-04-18 21:22 松—松 阅读(669) 评论(0) 推荐(0)
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