纸上得来终觉浅，绝知此事要躬行。

摘要： SystemVerilog Strings What is a SystemVerilog string ? 数据类型是有序的字符集合。变量的长度是集合中的字符数，这些字符数可以具有动态长度，并且在模拟过程中会发生变化。字符串变量表示字符串的方式与字符串文本不同。使用变量时不会发生截断。string 阅读全文

摘要： SystemVerilog 'integer' and 'byte' 除了 verilog 支持的所有数据类型外，SystemVerilog 还具有许多其他2-state的数据类型。现代testbench中最常用的数据类型是bit、int、logic和byte。 integer 整数是没有小数部分的 阅读全文