2024年5月5日
SystemVerilog -- 3.2 SystemVerilog foreach loop
摘要： SystemVerilog foreach loop SystemVerilog数组是允许在单个变量中存储多个值的数据结构。循环仅用于遍历此类数组，并且是执行此操作的最简单和最简单的方法。foreach Syntax 循环从0开始循环访问每个索引。如果循环中有多个语句，则必须像所有其他过程块一样用f 阅读全文
posted @ 2024-05-05 18:37 松—松 阅读(431) 评论(0) 推荐(0)
SystemVerilog -- 3.1 SystemVerilog while and do-while loop
摘要： SystemVerilog while and do-while loop 两者都是循环构造，只要给定条件为真，就会执行给定的语句集。while do while 循环首先检查条件是否为true，如果条件为true，则执行语句。如果条件被证明是假的，则循环就在哪里结束。while 循环首先执行一次语 阅读全文
posted @ 2024-05-05 17:56 松—松 阅读(642) 评论(0) 推荐(0)
2024年5月3日
SystemVerilog -- 3.0 SystemVerilog Loops
摘要： SystemVerilog Loops What are loops ? loop是一段不断执行的代码。条件语句通常包含在循环中，以便在条件变为真时终止。如果loop永远运行，那么模拟将无限期挂起。 下表给出了 SystemVerilog 中不同类型的循环构造。 \ \ forever Runs t 阅读全文
posted @ 2024-05-03 20:27 松—松 阅读(104) 评论(0) 推荐(0)
SystemVerilog -- 2.13 Data Types ~ SystemVerilog typedef and alias
摘要： SystemVerilog typedef and alias Typedef 在复杂的测试平台中，某些变量声明可能具有更长的数据类型规范，后者需要在测试平台的多个位置使用。 在这种情况下，我们可以使用a为现有数据类型提供用户定义的名称。然后，可以在整个代码中使用新的数据类型，因此如果需要，无需在多 阅读全文
posted @ 2024-05-03 18:36 松—松 阅读(132) 评论(0) 推荐(0)
SystemVerilog -- 2.12 Data Types ~ SystemVerilog Structure
摘要： SystemVerilog Structure Structure可以包含不同数据类型的元素，这些元素可以作为一个整体引用，也可以通过其名称单独引用。这些元素具有相同数据类型的数组完全不同。 // Normal arrays -> a collection of variables of same 阅读全文
posted @ 2024-05-03 18:13 松—松 阅读(77) 评论(0) 推荐(0)
SystemVerilog -- 2.11 Data Types ~ SystemVerilog Queue
摘要： SystemVerilog Queue 目录SystemVerilog QueueTypes of QueuesSystemVerilog Queue UsageSystemVerilog Queue ExampleWhat are queue slice expressions ?SystemVe 阅读全文
posted @ 2024-05-03 17:25 松—松 阅读(221) 评论(0) 推荐(0)
SystemVerilog -- 2.10 Data Types ~ SystemVerilog Array Manipulation
摘要： SystemVerilog Array Manipulation SystemVerilog 中有许多内置方法，可帮助数组搜索和排序。 数组操作方法只需循环访问数组元素，每个元素都用于计算子句指定的表达式。迭代器参数指定一个局部变量，该变量可在表达式中用于引用迭代中的当前元素。如果未提供参数，ite 阅读全文
posted @ 2024-05-03 11:21 松—松 阅读(66) 评论(0) 推荐(0)
2024年5月2日
SystemVerilog -- 2.9 Data Types ~ SystemVerilog Associative Array
摘要： SystemVerilog Associative Array 当集合的大小未知或数据空间稀疏时，关联数组是更好的选择。关联数组在使用之前不会分配任何存储，并且索引表达式不限于整数表达式，而是可以是任何类型。 关联数组实现其声明类型的元素的查找表。要用作索引的数据类型用作查找键并强制排序。 Synt 阅读全文
posted @ 2024-05-02 21:14 松—松 阅读(42) 评论(0) 推荐(0)
SystemVerilog -- 2.8 Data Types ~ SystemVerilog Dynamic Arrays
摘要： SystemVerilog Dynamic Arrays Dynamic Arrays是一个unpacked Arrays，其大小可以在运行时设置或更改。因此与静态数组完全不同，静态数组的大小是在数组声明期间预先确定的。Dynamic Arrays的默认大小为零，直到由构造函数设置。new() Sy 阅读全文
posted @ 2024-05-02 20:02 松—松 阅读(57) 评论(0) 推荐(0)
SystemVerilog -- 2.7 Data Types ~ SystemVerilog Unpacked Arrays
摘要： SystemVerilog Unpacked Arrays Unpacked Arrays用于引用在变量名称之后声明的维度。 Unpacked Arrays可以是固定大小的数组、动态数组、关联数组、队列。 Single Dimensional Unpacked Array module tb; by 阅读全文
posted @ 2024-05-02 18:36 松—松 阅读(62) 评论(0) 推荐(0)