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SystemVerilog Immediate Assertions Immediate Assertions基于模拟事件语义执行，并且需要在过程块中指定。在模拟过程中，它的处理方式与语句中的表达式相同。if 如果表达式在执行语句时为true，则Immediate Assertions将通过，如果表 阅读全文
posted @ 2024-05-08 22:16
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SystemVerilog Assertions 系统的行为可以写成一个assertion，该assertion在任何时候都应该为真。因此，assertion用于验证定义为属性的系统的行为，也可用于功能覆盖。 What are properities of a design ? 如果assertio 阅读全文
posted @ 2024-05-07 22:02
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SystemVerilog Functions SystemVerilog函数具有与Verilog中的function相同的特征。 Functions a的主要用途是返回一个可在表达式中使用且不能消耗模拟时间的值。function function不能具有时间控制语句，如@ # fork join 阅读全文
posted @ 2024-05-06 21:45
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SystemVerilog Event An是一个静态对象句柄，用于在两个或多个并发活动进程之间进行同步。一个进程将触发event，另一个thread的等待event。event 可以分配或其它event变量进行比较 可以分配给null 当分配给另一个event时，两个变量都指向同一个同步对象 可以 阅读全文
posted @ 2024-05-05 21:58
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SystemVerilog case SystemVerilog语句检查表达式是否与多个表达式和分支中的一个匹配。该行为与Verilog中的行为相同。case unique, unique0 case 所有case语句都可以由or关键字限定，以执行违规检查，就像我们在if-else-if构造中看到的 阅读全文
posted @ 2024-05-05 21:07
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SystemVerilog 'unique' and 'priority' if-else 条件语句用于决定是否执行语句。if else SystemVerilog 引入了一下用于违规检查的构造。if else unique-if unique0-if priority-if unique-if, 阅读全文
posted @ 2024-05-05 20:44
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break module tb; initial begin // This for loop increments i from 0 to 9 and exit for (int i = 0; i < 10; i++) begin $display ("Iteration [%0d]", i); 阅读全文
posted @ 2024-05-05 19:59
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一组给定的语句可以使用构造执行N次。repeat Syntax repeat (<number>) // Single Statement repeat (<number>) begin // Multiple Statements end Example #1 module tb; initial 阅读全文
posted @ 2024-05-05 19:48
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SystemVerilog forever loop 循环永远运行，或者无限时间运行。forever Syntax forever // Single statement forever begin // Multiple statements end 循环类似于下面Verilog中所示的代码。两者 阅读全文
posted @ 2024-05-05 19:28
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SystemVerilog for loop SystemVerilog中的循环多次重复一组给定的语句，直到不满足给定的表达式。与所有其他过程块一样，循环中需要多个语句被for和for begin end关键字括起来。 Syntax For循环使用三步方法控制其语句的执行： 初始化影响循环运行次数的 阅读全文
posted @ 2024-05-05 19:11
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