2024年4月28日
SystemVerilog -- 6.5 Interface ~ Clocking Block Part II
摘要： SystemVerilog Clocking Block Part II 时钟模块允许在指定的时钟事件对输入进行采样并驱动输出。如果提到时钟模块的输入skew,则该模块中的所有输入信号都将在时钟事件之前以skew时间单位进行采样。如果提到时钟模块的输出skew，则该模块中的输出信号都将在相应的时钟事 阅读全文
posted @ 2024-04-28 21:48 松—松 阅读(526) 评论(0) 推荐(0)