摘要：
SystemVerilog Interface What is an Interface ? Interface 是一种将信号封装到 block 中的方法。所有相关信号组合到一起形成一个接口块，以便可以将其重新用于其他项目。此外，与 DUT 和其它验证组件的连接也变的更加容易。interface E 阅读全文
posted @ 2024-04-15 21:35
松—松
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摘要：
SystemVerilog logic and bit 在上一篇文章中，概述了主要数据类型。在本会话中，我们将研究 4-state 和 2-state 变量以及两种名为logic和bit的新数据类型。 4-state data types 除了 0 和 1 之外，还可以具有未知（X）和高阻态（Z）值 阅读全文
posted @ 2024-04-13 21:32
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SystemVerilog Data Types SystemVerilog 是 Verilog 的扩展，也用作 HDL。Verilog 具有和数据类型来描述硬件行为。由于硬件验证可能变的更加复杂和苛刻，Verilog 中的数据类型不足以开发高效的测试平台和测试用例。因此，SystemVerilog 阅读全文
posted @ 2024-04-13 20:50
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摘要：
我们需要一个称为testbench的环境对设计运行任何类型的仿真。 What is the purpose of a testbench ? Testbench允许我们通过仿真来验证设计的功能。它是一个容器，其中放置设计并使用不同的输入激励进行驱动。 生成不同类型的输入刺激 使用生成的激励驱动设计输 阅读全文
posted @ 2024-04-13 13:22
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Introduction What is SystemVerilog ? Verilog 和 VHDL 等硬件描述语言（HDL）用于描述硬件行为，以便将其转换为由组合门和顺序元素组成的数字快。为了验证 HDL 中的硬件描述是否正确，需要一种在 OOP 中具有更多功能的语言来支持复杂的测试过程，通常成 阅读全文
posted @ 2024-04-13 11:44
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Assertion Based Verification 基于断言的验证（ABV）是一种将断言用作验证数字设计正确性的主要手段的技术。断言是描述在设计中必须始终为真的条件的语句，通常使用硬件描述语言（如 SystemVerilog 或 VHDL）编写。 ABV 背后的基本思想是结合使用功能和形式验证 阅读全文
posted @ 2024-04-09 22:03
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Constraint Random Verification Constraint Random Verification (CRV) 是一种用于生成具有特定约束的随机测试用例的技术，以确保生成的输入激励满足某些设计要求。 在 CRV 中，定义了一组捕获设计要求的约束，例如数据范围、时序要求和接口协 阅读全文
posted @ 2024-04-09 21:24
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Directed Verification Directed Verification 是一种功能验证，其中创建测试用例以执行数字设计的特定特性或功能。测试用例是根据规范的知识和设计的预期行为来设计的。Directed Verification 通常用于验证过程的早期阶段，即在执行随机或压力测试之前 阅读全文
posted @ 2024-04-09 18:24
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Verification Stages Verification 的不同阶段可能因所使用的特定验证流程或方法而异。 但是，Verification 中的一些常见阶段包括： 规划：在此阶段，定义验证目标、目的和范围，并制定验证计划。 测试平台开发：此阶段设计开发一个测试平台环境，该环境可以激发设计并为 阅读全文
posted @ 2024-04-08 18:34
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Verification Techniques 数字设计验证中使用了多种技术，包括： 功能仿真：仿真 涉及在计算机或仿真器上运行数字设计以验证其功能。仿真环境可能包括各种输入，例如测试向量，以确保设计按预期运行。 形式验证：形式验证涉及使用数学证明来验证设计的正确性。该技术通常用于关键设计，例如安全 阅读全文
posted @ 2024-04-06 18:24
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