摘要：
这样写，会不会在阻塞赋值语句执行时，有其他always的时钟触发到来，会不会影响他们的触发了。 例如 always@（posedge clk）//--------(1) q=d; always@（posedge clk）//---------(2) sum=1'... 阅读全文
posted @ 2015-10-23 13:48 期待1991 阅读(243) 评论(0) 推荐(0) 编辑
摘要：
记住：阻塞赋值就是它运行时，别人就不能运行，并且直接赋值到底 非阻塞赋值就是它运行时，不阻碍别人的运行，这里说不清（你懂的就OK） num1的过度期间，我们是不允许任何其他程序执行的，所以always块没有检测到变化，也就是always块并没有因为第二次的clk变化而被触发。 2、采用非阻... 阅读全文
posted @ 2015-10-23 13:35 期待1991 阅读(5551) 评论(0) 推荐(0) 编辑
摘要：
1、赋值语句：assign{cout,sum}=a+b+cin;2、利用电平敏感的always块设计组合逻辑电路3、always块中如果含有局部变量，就必须在begin后加模块名，是必须加，同样的task中也是要这样。4、3-8译码器 assign out=1'b1<<in;//经典5、assig... 阅读全文
posted @ 2015-10-22 22:35 期待1991 阅读(454) 评论(0) 推荐(0) 编辑
摘要：
1、每个always只有一个@(event-expression).2、always块可以表示时序逻辑和组合逻辑。3、带有posedge和negedge关键字的是表示沿触发的时序逻辑，没有的表示组合逻辑或者电平敏感的锁存器。或者两者都表示。4、每个在always快中赋值的信号必须定义成reg型或者整... 阅读全文
posted @ 2015-10-22 22:17 期待1991 阅读(404) 评论(0) 推荐(0) 编辑
摘要：
一、状态机设计的关键是什么？ 如何才能把一个电路系统抽象为一个或者多个相互配合嵌套的状态机和组合系统模块？是关键。二、状态机设计指导原则 1、使用独热码 2、采用case语句，加default，变量值位‘bx，因为这样编译的电路删除了多余的东东 3、应该加上异步复位端 4、如果设计必须有不... 阅读全文
posted @ 2015-10-22 20:23 期待1991 阅读(843) 评论(0) 推荐(0) 编辑
摘要：
1、状态机的作用？是什么？ 状态机，顾名思义就是用来描述状态的。完善一点就是在同一的时钟下。更准确说是一种verilogHDL编程思想。 例如我们每一个系统都可以分为好几种状态，如：开始，初始化，运行，状态1，状态2，状态3，状态4，结束。2、状态机结构 1）输出 <= 输入有关+当前状态 ... 阅读全文
posted @ 2015-10-22 19:25 期待1991 阅读(1019) 评论(0) 推荐(0) 编辑
摘要：
1、前级（如另外一个芯片，PCB布线，驱动接口元件）输出的延迟是随机的，或者有可能变动，如何在后级完成数据的同步？ 答：在前级后加入RAM或FIFO缓存在读取的方法。这种方法的关键是必须要有堆栈满和空的指示信号来管理数据的读入和读取，以防止数据的丢失。2、数据有固定的帧格式，数据的起始位置如何确定... 阅读全文
posted @ 2015-10-22 17:52 期待1991 阅读(1045) 评论(0) 推荐(0) 编辑
摘要：
转载自：http://bbs.ednchina.com/BLOG_ARTICLE_3027549.HTM 有些时候我们用Quartus ii 打开不同版本创建的工程文件时，往往会出现下列提示 点yes后，quartus 会自动把文件转换成我们安装的版本。但是却出现了下图中糟糕的情况，我们发现中文注释 阅读全文
posted @ 2015-10-21 09:17 期待1991 阅读(12972) 评论(0) 推荐(0) 编辑