摘要：
1、前级（如另外一个芯片，PCB布线，驱动接口元件）输出的延迟是随机的，或者有可能变动，如何在后级完成数据的同步？ 答：在前级后加入RAM或FIFO缓存在读取的方法。这种方法的关键是必须要有堆栈满和空的指示信号来管理数据的读入和读取，以防止数据的丢失。2、数据有固定的帧格式，数据的起始位置如何确定... 阅读全文
posted @ 2015-10-18 16:33 期待1991 阅读(2190) 评论(0) 推荐(0)
摘要：
引用自夏宇闻教授1、同步时序逻辑： 是指表示状态的寄存器组的值只能在唯一确定的触发条件发生改变。只能由时钟的正跳变沿或者负跳变沿触发的状态机就是一例，always@（posedge clk）。1.1同步时序逻辑的优点： 同步时序逻辑比异步时序逻辑稳定简单好多，由此我们有一个规定：用verilog... 阅读全文
posted @ 2015-10-18 15:01 期待1991 阅读(1206) 评论(0) 推荐(0)
摘要：
1、如图是由开关逻辑控制的数据流动和计算逻辑结构示意图2、说明讲解（摘自verilog数字系统设计教程） 我们如果想把寄存器C的数据传给寄存器A，那么就需要使开关S2和S6打开，其他开关都关闭，这样在下一个时钟到来时，我们就可以完成任务了。同样任意寄存器间传递数据，保持时钟跳变与开关的完美匹配是完... 阅读全文
posted @ 2015-10-18 13:23 期待1991 阅读(380) 评论(0) 推荐(0)
摘要：
1、如图是带有使能端和复位端的时钟同步8位寄存器组的逻辑和模块接口图2、verilog程序module register8(ena,clk,data,rst,out);input ena,clk,rst;input[7:0] data;output[7:0] out;reg[7:0] out;alw... 阅读全文
posted @ 2015-10-18 11:07 期待1991 阅读(615) 评论(0) 推荐(0)
摘要：
1、如图这是电路逻辑结构图及其时序逻辑图：2、verilog程序：`define ON 1'b1`define OFF 1'b0wire LinkBusSwitch;wire[7:0] outbuf;wire[7:0] inbuf;inout[7:0] bus;assign bus=(LinkBus... 阅读全文
posted @ 2015-10-18 10:40 期待1991 阅读(1217) 评论(0) 推荐(0)
摘要：
本随笔需要不断完善，姑且先写这一点点。。。。。。。1、所谓同步有限状态机是是电路状态的变化只能在同一时钟跳变沿时刻发生的逻辑电路。2、组合逻辑：组合逻辑是由与或非门组成的网络。3、时序逻辑：时序逻辑是有多个触发器和多个组合逻辑块组成的网络。 阅读全文
posted @ 2015-10-18 10:17 期待1991 阅读(1121) 评论(0) 推荐(0)
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