摘要：
因为缓存可以很好的整理数据，可以有效减少数据出错，我们在往芯片里面读进数据和输出数据前，最好是缓存数据，因为这样可以使数据流通顺畅！ 阅读全文
posted @ 2015-10-28 14:07 期待1991 阅读(227) 评论(0) 推荐(0)
摘要：
//Error（10028）：Can't resolve multiple constant drivers for net “ ” at **.v //两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。 //同一个信号不允许在多个进程中赋值，否则则为多驱动。 //进程的并行性决定了多进程 阅读全文
posted @ 2015-10-28 08:39 期待1991 阅读(2204) 评论(0) 推荐(0)
摘要：
摘自网络：http://www.douban.com/note/146647883/ 我们没办法改变人生的长度，但可以改变人生的宽度，增加人生的厚度。而我觉得积极参加体育锻炼，增强体质，保持身体健康，可以增加人生的长度；广泛阅读，见识渊博，可以增加人生的宽度；修身养德，品格高尚，可以增加人生的厚度... 阅读全文
posted @ 2015-10-27 16:40 期待1991 阅读(674) 评论(0) 推荐(0)
摘要：
1、FPGA仿真流程图2、FPGA时序图3、FPGA开发方式 阅读全文
posted @ 2015-10-26 20:34 期待1991 阅读(762) 评论(0) 推荐(1)
摘要：
本文转载自网络。Error (10228): Verilog HDL error at test.v(1): module "test" cannot be declared more than onceError (10228): Verilog HDL error at beep.v(1): m... 阅读全文
posted @ 2015-10-26 20:23 期待1991 阅读(5955) 评论(0) 推荐(0)
摘要：
1、三段式状态机与两段式状态机的区别 两段式直接采用组合逻辑输出，而三段式则通过在组合逻辑后再增加一级寄存器来实现时序逻辑输出。这样做的好处是可以有效地滤去租个逻辑输出的毛刺，同时可以有效地进行时序计算与约束，另外对于总线形式的输出信号来说，容易使总线数据对其，从而减小总线数据间的偏移，减小接收端... 阅读全文
posted @ 2015-10-25 14:29 期待1991 阅读(2938) 评论(0) 推荐(0)
摘要：
1、功能图 M0发送数据给M1，M1存取数据并赋给串行的sda，传给M0。2、时序图 由时序图可以看出：说重点就是，这句最重点，理解哈，如果scl=1,那么sda由高变低时刻串行数据流开始；如果scl=1,那么sda由低变高时刻串行数据流结束，如果scl=0，那么我们的sda数据就可以变化了... 阅读全文
posted @ 2015-10-24 13:30 期待1991 阅读(1681) 评论(0) 推荐(0)
摘要：
1、状态转换图2、verilog程序 1）源程序 1 module seqdet(x,z,clk,rst); 2 input x,clk,rst; 3 output z; 4 5 reg[2:0] state; 6 wire z; 7 8 parameter idle=3'd0, 9 ... 阅读全文
posted @ 2015-10-23 20:38 期待1991 阅读(331) 评论(0) 推荐(0)
摘要：
秒---s 毫秒---ms 微秒---us 纳秒---ns 皮秒---ps1 1000 1000_000 1000_000_000 1000_000_000_000 阅读全文
posted @ 2015-10-23 14:28 期待1991 阅读(1646) 评论(0) 推荐(0)
摘要：
1、运输符 算术运算符（+，-，X，/，%） 赋值运算符（=，,=,>） 拼接运算符（{ }） 阅读全文
posted @ 2015-10-23 14:15 期待1991 阅读(1954) 评论(0) 推荐(0)
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